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Technologie PCB
Conception de PCB à grande vitesse: système d'horloge synchrone interne
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Conception de PCB à grande vitesse: système d'horloge synchrone interne

Conception de PCB à grande vitesse: système d'horloge synchrone interne

2021-08-23
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Author:IPCB

Another special case of the common clock system is the internal synchronous clock system. De nombreux ingénieurs inexpérimentés peuvent mal juger que le système d'horloge synchrone interne est le timing synchrone source, Et effectuer un contrôle de longueur égale en fonction du timing synchrone de la source, Erreur de conception du timing.


Tout d'abord, examinons comment déterminer si un système est une horloge normale. Le dernier billet de blog a mentionné que trouver l'arbre d'horloge et déterminer la relation entre les signaux d'horloge est la clé pour juger les différents systèmes de synchronisation. Les systèmes d'horloge ordinaires ont généralement un cristal externe ou un cristal, par l'intermédiaire du distributeur d'horloge (ou FPGA peut directement envoyer différentes horloges à l'extrémité d'entraînement et à l'extrémité de réception) connecté à l'extrémité d'entraînement et à l'extrémité de réception du système, la ligne d'horloge externe contrôle le timing du système, appelé système d'horloge ordinaire.


Celui - ci. clock signal of the Horloge de synchronisation interne Envoyer directement du conducteur au récepteur. Dans un billet de blog précédent, il a été mentionné que les systèmes d'horloge universelle ont une faible marge de synchronisation, Et l'un des principaux facteurs qui ne peuvent pas continuer à augmenter la fréquence est TCO. En raison de facteurs tels que le processus, it is difficult to make this Tco too small. Par exemple:, the Tco max of SDRAM is general. Il y en a 5..4ns. Le système d'horloge synchrone interne remplace le lecteur d'horloge externe par un tampon interne, De cette façon, les tampons du signal d'horloge et du signal de données peuvent correspondre et s'annuler mutuellement., so that the range between the maximum and minimum values of the device's Tco can be reduced and increased Timing margin makes the timing easy to meet.

ATL

Le système d'horloge synchrone interne est facilement confondu avec la synchronisation source. En fait, il est facile de le distinguer en maîtrisant un principe. Le timing de synchronisation des sources existe généralement dans les signaux de blocage de l'horloge du système et des groupes de données, tels que DQ et la relation entre dqs et Clk. L'horloge synchrone interne n'a qu'un seul signal d'horloge partagé par le conducteur et le récepteur (dans le SDRAM mobile, le signal est appelé sdck)


Par conséquent, la synchronisation interne est calculée comme une horloge normale, sauf qu'il y a une variable dans l'inégalité, tclk FT: le temps de vol de l'horloge. La figure 2 montre la méthode de mesure de tclk ft.

ATL

La formule de calcul du timing de l'horloge synchrone interne est la suivante: (lorsque la direction de propagation de l'horloge et des données est la même, la direction est positive)


TCO (max) + T Light (max) + T install - tclk ft + tjitter + tmargin < t cycle


TCO (min) + T Light (min) - tclk ft tmargin > thold


De cette façon, l'horloge peut être positionnée de façon optimale en ajustant tclk ft. Cette méthode peut également être utilisée pour ajuster le timing en mode de synchronisation externe. Les méthodes d'ajustement spécifiques ont été décrites dans les cas précédents et vous pouvez vous y référer.


Résumé:


Du point de vue externe, internal synchronization and source synchronization are the same, Mais la structure interne des deux est différente. The source synchronization method is to add a register before the buffer of the clock signal in the internal synchronization structure, Le traitement de l'horloge et des données à l'intérieur de la puce est le même. In this way, L'horloge peut varier en fonction de la vitesse des données et est toujours au milieu des données.


L'essence de l'horloge synchrone interne reste le système d'horloge normal. Le calcul du timing est identique au système d'horloge commun de l'horloge externe, sauf que tclk ft est ajouté ou soustrait aux deux extrémités du résultat du calcul. La relation de contrainte temporelle est également un moyen de longueur totale maximale et minimale, plutôt qu'un moyen de longueur égale.


L'horloge synchrone interne augmente la façon dont la marge de synchronisation est ajustée parce qu'elle annule l'effet de TCO, de sorte que le timing est plus facile à satisfaire. Cependant, la méthode de calcul du temps est plus complexe et doit être maîtrisée par l'Ingénieur concepteur.