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Technologie PCB
Analyse de la stratégie d'analyse et de simulation des séries chronologiques dans la conception des PCB à grande vitesse
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Analyse de la stratégie d'analyse et de simulation des séries chronologiques dans la conception des PCB à grande vitesse

Analyse de la stratégie d'analyse et de simulation des séries chronologiques dans la conception des PCB à grande vitesse

2021-08-24
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Author:IPCB

Dans le domaine des communications en réseau, in ATM switches, Routeur Central, Gigabit Ethernet and various gateway devices, Le taux de données du système et le taux d'horloge continuent d'augmenter, and the operating frequency of the corresponding processor is also getting higher and higher; data, Voix, and image transmission The speed is far higher than 500Mbps, Des centaines, voire des gigaoctets de backplane deviennent de plus en plus courants. L'augmentation de la vitesse du système numérique signifie que les temps de montée et de descente du signal sont aussi courts que possible, and a series of high-speed design problems caused by the increase in the frequency and edge rate of the digital signal have become more and more prominent. When the signal interconnection delay is greater than 20% of the edge signal flip time, La ligne de signal sur la carte de circuit affichera l'effet de la ligne de transmission, and this design becomes a high-speed design. L'apparition de problèmes à grande vitesse pose de plus grands défis à la conception du matériel.. D'un point de vue logique, beaucoup de conceptions sont correctes. If they are not handled properly in the actual Circuits imprimés design, the entire design will fail. Cela nécessite de plus en plus un réseau à grande vitesse. The field of communications is even more obvious. Prédictions d'experts, en termes de matériel Conception des circuits costs in the future, Le coût de la conception fonctionnelle logique sera considérablement réduit, and the cost associated with high-speed design will account for 80% or more of the total cost. Le problème de la grande vitesse est devenu l'un des facteurs importants du succès de la conception du système..


Signal overshoot, Tentative, reflection, Ça sonne., crosstalk, Attendez.. caused by high-speed problems will seriously affect the normal sequence of the system. La réduction de la marge de séquence du système oblige les gens à prêter attention à divers phénomènes qui affectent la séquence et la qualité des formes d'onde numériques.. Lorsque le timing devient sévère en raison de l'augmentation de la vitesse, no matter how thorough the system principle is understood in advance, Toute ignorance et toute simplification peuvent avoir de graves conséquences pour le système.. Dans la conception à grande vitesse, the impact of timing issues is more critical. Dans cet article, nous discuterons de l'analyse des séries chronologiques et de la stratégie de simulation dans la conception à grande vitesse..


Analyse et simulation de la synchronisation de l'horloge commune


Dans les circuits numériques à grande vitesse, la transmission des données est généralement contrôlée par une horloge pour la transmission et la réception ordonnées des signaux de données. La puce ne peut envoyer et recevoir des données qu'à un moment donné. Un retard excessif du signal ou une mauvaise correspondance du retard du signal peuvent entraîner des violations du timing du signal et une confusion fonctionnelle. Comme ce système est négligeable à faible vitesse et à faible latence. Cependant, dans les systèmes à grande vitesse, l'augmentation du taux de bordure, l'augmentation du taux d'horloge du système, le temps de transmission du signal entre les dispositifs et le temps de préparation de la synchronisation sont raccourcis, et la capacité et l'inductance équivalentes sur la ligne de transmission peuvent également causer des retards et des distorsions dans la conversion numérique du signal. En outre, des facteurs tels que l'inadéquation du retard du signal influeront sur le réglage et le temps de rétention de la puce, ce qui entraînera une transmission et une réception incorrectes des données de la puce et un mauvais fonctionnement du système.


La synchronisation de l'horloge commune signifie que l'extrémité motrice et l'extrémité réceptrice du bus partagent la même source d'horloge dans le processus de transmission des données, et le même tampon d'horloge (tampon d'horloge) envoie une horloge en phase pour compléter la transmission et la réception des données. La figure ((1)) montre un schéma d'un travail typique de transmission et de réception de données synchrones d'horloge commune. Dans la figure 1, l'oscillateur à cristaux génère un signal de sortie Clk in qui atteint le tampon d'horloge du distributeur d'horloge. Après l'attribution et le tampon du tampon d'horloge, deux horloges en phase sont émises, l'une est clkb, qui est utilisée pour la sortie de données du lecteur; L'autre est le clka, qui est utilisé pour échantillonner les données de verrouillage envoyées du lecteur au récepteur. L'horloge clkb arrive au pilote après le temps de vol tflt clkb (temps de vol). Les données internes du pilote sont verrouillées par clkb et affichées sur le port de sortie du pilote après le temps TCO data. Les données de sortie arrivent ensuite au port d'entrée du récepteur après le temps de vol tflt data; Sur le port d'entrée du récepteur, une autre horloge clka générée à l'aide du tampon d'horloge (le délai est le temps de vol de l'horloge clka, ou tflt clka) échantillonne et verrouille ce lot de données du lecteur pour compléter le transfert de données pour un cycle d'horloge dans un processus d'horloge commun.


Le processus ci - dessus montre que les données arrivant au récepteur sont échantillonnées au bord ascendant du prochain cycle d'horloge. Par conséquent, deux conditions nécessaires à la transmission des données peuvent être obtenues: 1. Les données de l'entrée du récepteur ont généralement le temps de réglage tsetup requis. Cela signifie que les données doivent être valides avant la valeur minimale de temps de l'horloge. Le signal de données doit atteindre l'extrémité d'entrée avant le signal d'horloge afin d'obtenir l'inégalité satisfaite par le temps de réglage; 2. Afin de verrouiller avec succès les données dans l'appareil, le signal de données doit rester valide suffisamment longtemps à l'entrée de la puce réceptrice pour s'assurer que le signal est correctement verrouillé par l'échantillon d'horloge. Cette période est appelée temps d'attente. La latence de clka doit être inférieure au temps d'invalidation des données (invalide). On obtient l'inégalité de la satisfaction du temps de rétention.


1.1 analyse du temps d'établissement des données


Selon la première condition, the data signal must arrive at the receiving end before the clock CLKA in order to latch the data correctly. Dans le bus d'horloge commun, the function of the first clock cycle is to latch the data to the output of DRIVER, Et un deuxième cycle d'horloge pour verrouiller les données à l'intérieur du récepteur, Cela signifie que le signal de données doit arriver à l'entrée du récepteur suffisamment tôt que le signal d'horloge clka. In order to meet this condition, Il est nécessaire de déterminer le délai d'arrivée des horloges et des signaux de données au récepteur et de s'assurer que les exigences relatives au temps de réglage du récepteur sont respectées.. Tout temps au - delà du temps de réglage requis est le temps de réglage tmargin. Dans le diagramme de séquence de la figure 1, all arrow lines indicate the delays generated by data signals and clock signals inside the chip or on the transmission line. La ligne de flèche ci - dessous représente le délai total entre le premier bord d'horloge valide et les données d'entrée du récepteur.., La ligne de flèche en haut indique le délai total de réception de l'horloge clka. The total delay from when the first clock edge is valid to when the data arrives at the RECEIVER input is:


Tdata Delay = TCO clkb + tflt clkb + TCO Data + tflt Data


Le délai total pour la prochaine période de réception de l'horloge clka est:


Tclka Delay = tcycle + TCO clka + tflt clka


To meet the data establishment time, Il doit y avoir:


Tclka Delay Min - tdata Delay Max - tsetup - tmargin > 0


Après avoir étendu et considéré des facteurs tels que le Jitter d'horloge, Tjitter, Nous obtenons:


Tcycle + (TCO clka Min - TCO clkb max) + (tflt clka Min - tflt clkb max) - TCO Data Max - tflt Data Settlement Delay Max - tjitter - tsetup - tmargin > 0 (1)


Dans l'équation (1), tcycle est la période d'horloge de l'horloge; La première parenthèse est la différence de phase maximale entre l'horloge de sortie clka et clkb du tampon d'horloge à puce d'horloge, appelée écart de sortie dans le manuel; Dans la deuxième parenthèse, il s'agit de la différence maximale de latence entre les deux horloges clka et clkb de la sortie de la puce tampon d'horloge jusqu'au récepteur et au lecteur, respectivement.

In formula (1), TCO_DATA refers to the time interval from the clock triggering to when the data appears on the output port and reaching the threshold of the test voltage Vmeas (or VREF) under certain test load and test conditions. La taille des données TCO dépend de la latence logique interne de la puce. Temps, buffer OUTPUT BUFFER characteristics, Les conditions de charge de sortie sont directement liées, TCO can be found in the chip data sheet.


Selon l'équation (1), il n'y a pratiquement que deux parties réglables: tflt clkb Min - tflt clkb Max et tflt Data settle Delay Max. Tflt clka Min devrait être aussi grand que possible pour respecter le temps de réglage, tandis que tflt clkb Max et tflt Data settle Delay Max devraient être aussi petits que possible. Essentiellement, il faut recevoir l'horloge plus tard et les données plus tôt.

ATL

1.2 Timing analysis of data retention time


Afin de verrouiller avec succès les données à l'intérieur de l'appareil, le signal de données doit rester valide suffisamment longtemps à l'entrée de la puce réceptrice pour s'assurer que le signal est correctement verrouillé par l'échantillon d'horloge. Cette période est appelée temps d'attente. Dans le bus d'horloge commun, le tampon récepteur Verrouille les données en utilisant le deuxième bord d'horloge, tandis que l'extrémité d'entraînement Verrouille les données suivantes à l'extrémité d'envoi des données. Par conséquent, afin de respecter le temps de rétention du récepteur, il est nécessaire de s'assurer que les données valides sont verrouillées dans le déclencheur du récepteur avant l'arrivée du signal de données suivant. Cela exige que le délai de réception de l'horloge clka soit inférieur au délai de réception du signal de données.


Latence des données:

Tdata Delay = TCO clkb + tflt clkb + TCO Data + tflt DataDélai de commutation


Pour respecter les délais de conservation des données, vous devez avoir:

TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0


Les relations suivantes peuvent être obtenues en élargissant, en organisant et en tenant compte de facteurs tels que le Jitter d'horloge:

(TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>0 2


Dans l'équation (2), la première parenthèse reste la différence de phase maximale entre les horloges de sortie du tampon d'horloge à puce d'horloge; La deuxième parenthèse continue d'être comprise comme les deux horloges clka et clkb qui sont sorties respectivement par le récepteur de lecture de la puce d'horloge et par le lecteur pour respecter le temps de rétention des données, avec en fait seulement deux parties réglables, tflt clkb Min - tflt clka Max et tflt Data switch delay min, Tflt clkb min et tflt Data switch delay Min doivent être aussi grands que possible et tflt clka Max aussi petits que possible. En d'autres termes, si vous voulez respecter le temps d'attente, vous devez avancer l'horloge de réception et les données doivent être invalides plus tard.


Pour recevoir correctement les données, il faut tenir compte à la fois du temps d'établissement et du temps de conservation des données, c'est - à - dire que (1) et (2) sont satisfaits simultanément. L'analyse de ces deux inégalités montre qu'il n'y a que trois modes de réglage: le retard de l'horloge de transmission, le retard de l'horloge de réception et le retard des données. Le schéma de réglage est le suivant: premièrement, supposons que le retard de l'horloge de transmission soit strictement égal au retard de l'horloge de réception, c'est - à - dire tflt clka Min - tflt clkb max = 0 et tflt clkb Min - tflt clka max = 0 (l'écart de synchronisation causé par l'hypothèse de ces deux équations sera considéré plus loin), puis obtenez la plage de retard des données par simulation. S'il n'y a pas de solution pour la latence des données, les deux équations ci - dessus sont retournées pour ajuster la latence de l'horloge d'envoi ou de réception. Voici un exemple de transmission et de réception de données synchrones par horloge commune du bus glink dans un commutateur de réseau à large bande: premièrement, supposons que le délai d'envoi de l'horloge soit strictement égal au délai de réception de l'horloge, puis déterminez la plage de retard des données et Remplacez les paramètres (1) et (2) par:


1.5 - tflt Data Settlement Delay Max - tmargin > 0

0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0


Under the inequality prompt, combined with the actual Disposition des Circuits imprimés, determine Tflt_DATA_SETTLE_DELAY_MAX<1.1;tflt_data_switch_delay_min>-0.1, and the remaining 0.Différence de temps et tmargin attribués à deux horloges avec une marge de 4ns. Extract the topology in SPECCTRAQUEST and perform signal integrity simulation to determine the line length and topology of each segment. Perform full scan simulation on this structure (a total of 12 combinations), and get Tflt_DATA_SETTLE_DELAY_MAX=1.0825 tflt Data switch delay min = - 0.0835004, Conformité déterminée 1.1 and

-0.1 Indice de portée. From this, Règles de contrainte pour dessiner les lignes de données du bus glink: 1. The delay from the matching resistance to the sending end should not be greater than 0.1 ns;


2. Les lignes de données doivent correspondre dans les 0,1 ns, c'est - à - dire que chaque ligne de données doit être comprise entre 0,65 et 0,75 ns. En utilisant les règles de contrainte ci - dessus, vous pouvez diriger le routage.


Ensuite, Considérez l'impact de la spécification dure "tflt clka Min - tflt clkb max = 0 et tflt clkb Min - tflt clka max = 0". Limitez à l'avance que l'horloge d'envoi et l'horloge de réception ont la même longueur (correspond à 0,02 NS en fonctionnement réel) Dans l'environnement cadence, une simulation d'horloge a été effectuée avec les résultats suivants: | tflt clka Min - tflt clkb ma Interconnection x | < 0,2 et | tflt clkb Min - tflt clka Max | < 0,2. Comme vous pouvez le voir, la marge laissée pour tmargin est de 0,2 NS P = "" >


Les résultats de la simulation sont les suivants: 1. Le délai entre la résistance correspondante et l'émetteur ne doit pas être supérieur à 0,1 ns; 2. L'appariement des lignes de données est de 0,1ns, c'est - à - dire que chaque ligne de données doit être comprise entre 0,65ns et 0,75ns; 3. La longueur correspondante de l'horloge de transmission et de l'horloge de réception est de 0,02ns; 4. Tmargin = 0,2 ns. En utilisant le modèle topologique et les règles de contrainte ci - dessus, vous pouvez importer spectraquest ou Allegro dans le gestionnaire de contraintes. Lorsque vous définissez ces règles de contrainte de conception, vous pouvez utiliser un routeur automatique pour le routage automatique ou le réglage manuel du routage, qui est guidé par des règles.


La relation de synchronisation des sources et l'exemple de simulation


La synchronisation de la source signifie que la puce d'entraînement envoie le signal Clk avec les données de transmission, plutôt que d'utiliser une source d'horloge indépendante comme la synchronisation normale de l'horloge. Dans la transmission et la réception synchrones des données à partir de la source, les données sont d'abord envoyées à l'extrémité réceptrice, puis l'horloge est sélectionnée pour échantillonner et verrouiller ce lot de données en peu de temps avant d'être envoyées à l'extrémité réceptrice. Le schéma est illustré à la figure 2. L'analyse de synchronisation de la source est plus simple que la synchronisation de l'horloge commune, et la méthode d'analyse est très similaire. La formule analytique est donnée directement ci - dessous:


Temps de réglage: TVB Min + (tflt Clk Min - tflt Data Set Delay max) - tsetup tmargin > 0

Temps de rétention: TVA Min + (tflt Data switch delay Min - tflt Clock max) - thord tmargin > 0


Où TVB est le temps de réglage du conducteur, qui indique le temps pendant lequel les données du conducteur sont valides avant que l'horloge ne soit valide; TVA est le temps de rétention de l'expéditeur, qui indique le temps de rétention des données du conducteur après que l'horloge est valide; Les autres paramètres ont le même sens qu'auparavant. À l'heure actuelle, en prenant comme exemple l'interface TBI, qui est très commune dans les circuits de communication, le processus d'analyse et de simulation de la synchronisation des sources est introduit. L'interface TBI comprend principalement l'horloge de transmission et les données de transmission de 10 bits, deux horloges de réception et les données de réception de 10 bits. Rbc0 et rbc1 sont deux horloges de réception. Dans Gigabit Ethernet, les deux horloges ont une fréquence de 62,5 MHz, avec une différence de 180°. Le bord ascendant des deux horloges est utilisé pour verrouiller les données à tour de rôle. Selon les paramètres de synchronisation dans la Feuille de données, la formule ci - dessus peut être substituée:


2.5 + tflt \ \ u Clk \ \ U min tflt \ \ u Data \ \ u solate \ \ u Delay \ \ U max - 1 - t Error > 0

1.5 + tflt Data switch delay Min - tflt Clock Max - 0.5 - tmargin > 0


Imitate the aforementioned analysis method: Assuming that the flight time of the clock and data signal lines are strictly equal, Oui., the clock and the data are completely matched, Et ensuite analyser l'impact de leur inadéquation. The above formula becomes


1.5 - tmargin > 0

1 - tmargin > 0


Comme vous pouvez le voir, il y a une grande marge pour le temps de réglage et le temps de rétention. After simulation, it is found that the data and the clock are exactly the same length (take 0.02ns matching as an example), Et un 0.3ns difference, Oui.,


Tflt Clk Min - tflt Data Set Delay max < 0,3 < p = "" >

Tflt_data_switch_delay min-Tflt_clk_max <0.3< p="">


Tmargin = 0,5ns, la correspondance entre l'horloge et les données est de 0,2ns, c'est - à - dire que la correspondance entre les données et la longueur de l'horloge ne doit pas dépasser 0,2ns.


Dans la simulation pratique, l'intégrité du signal de l'horloge et des données est analysée et simulée, et une meilleure forme d'onde de réception peut être obtenue par une correspondance de terminaison appropriée. La figure 3 est une comparaison des différentes formes d'onde de simulation d'un ensemble de lignes d'horloge passives et actives appariées, d'où il ressort que la simulation de l'intégrité du signal est nécessaire en premier lieu.


In the common clock synchronization, La transmission et la réception des données doivent être effectuées dans un cycle d'horloge. At the same time, Retard et Circuits imprimés traces also limit the maximum theoretical operating frequency of the common clock bus. Alors..., common clock synchronization is generally used for transmission rates lower than 200MHz to 300MHz. Pour les transmissions supérieures à ce taux, source synchronization technology should generally be introduced. La technologie de synchronisation des sources fonctionne dans le système d'horloge relative, using data and clock parallel transmission, Le taux de transmission est principalement déterminé par la différence de temps entre les données et le signal d'horloge., so that the system can achieve a higher transmission rate. Analyse de l'intégrité du signal, timing analysis and simulation of the broadband Ethernet switch host and daughter card board, L'auteur a considérablement raccourci le cycle de conception du produit, Résoudre efficacement le problème de l'intégrité du signal, timing and other aspects of the high-speed design through analysis and simulation. Questions, which fully guarantees the design quality and design speed, Je l'ai vraiment fait une fois. Circuits imprimés board. La carte mère et la carte enfant ont été mises en service et transférées avec succès à la production..