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Technologie PCB
Conception de PCB à grande vitesse basée sur l'analyse de l'intégrité du signal
Technologie PCB
Conception de PCB à grande vitesse basée sur l'analyse de l'intégrité du signal

Conception de PCB à grande vitesse basée sur l'analyse de l'intégrité du signal

2021-08-17
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Author:IPCB

Introduction


Signal integrity refers to the quality of the signal in the circuit system. If the signal can be transmitted from the source to the receiving end without distortion within the required time, On dit que le signal est complet.. With the rapid development of semiconductor technology and the improvement of IC switch output speed, signal integrity issues (including signal overshoot and undershoot, Ça sonne., reflection, Crosstalk, ground bounce, Attendez..) have become one of the issues that must be paid attention to in high-speed Conception des PCB. . En général, the frequency of the digital logic circuit reaches or exceeds 50 MHz, Les circuits fonctionnant sur cette fréquence occupent plus d'un/3. L & apos; ensemble du système, can call it high-speed circuit. En fait,, compared with the frequency of the signal itself, La fréquence harmonique du bord du signal est élevée, and the rapid changes (rising and falling edges) of the signal cause unexpected effects of signal transmission. C'est aussi la source des problèmes d'intégrité des signaux.. Alors..., how to fully consider signal integrity factors in the high-speed Conception des PCB Le processus et l'adoption de mesures de contrôle efficaces pour améliorer la qualité de la conception des circuits doivent être pris en considération..


Avec le puissant logiciel de simulation cadence speectraquest, l'analyse de simulation de l'intégrité du signal à grande vitesse à l'aide du modèle Ibis est une méthode d'analyse efficace et réalisable, qui peut trouver le problème de l'intégrité du signal, exécuter le problème connexe de l'intégrité du signal en fonction des résultats de la simulation et optimiser la conception. Afin d'améliorer la qualité de la conception et de raccourcir le cycle de conception.


1 exemple de conception d'application


The function of the control unit designed in this article in the entire system is to transmit the coded signal received by the ground receiving device back to the main station data processing center. Le processus de travail spécifique est de stocker d'abord les données de l'hôte, and then through the bit error rate test and calculation, Sélectionnez le chemin avec le taux d'erreur le plus bas comme chemin de transfert de données, and finally transmit the stored host computer data to the main station data processing center through this path To process. Considérations générales, Altera's Cyclone II-(2)C8 was selected as the core chip, Et SDRAM étendu à l'extérieur, Flash, Divers apports/output circuits and MAX232 interface chips, Attendez.., and combined with Nios II soft-core processor development kit to achieve. La structure de l'unit é de commande est illustrée à la figure 1..

ATL

The clock frequency of CycloneII-2C8 is up to 150 MHz or more. Parce que la zone de stockage des données à l'intérieur de la lgfp est relativement petite, SDRAM is used to expand the external data storage space. SDRAM utilise hy57v651610 de HY Nix/Alors..., the clock frequency reaches above 75 MHz. Alors..., it is necessary to consider the signal integrity problems caused by the excessively high signal frequency. J'ai choisi le puissant logiciel de conception Cao, which integrates schematic design, Disposition des PCB, and high-speed simulation analysis. Il peut résoudre les problèmes liés aux performances électriques dans tous les aspects de la conception et améliorer considérablement le niveau de conception.. Success rate.


2 topologie et simulation des signaux clés


La partie haute fréquence du système est FPGA et SDRAM. The clock frequency of FPGA can reach more than 150 MHz, La fréquence d'horloge du SDRAM peut dépasser 75 MHz. Because the internal high frequency of FPGA has no effect on other devices, La connexion entre FPGA et SDRAM est transparente, the signal integrity directly affects whether FPGA can read and write SDRAM correctly. In Conception des PCB, the high-speed simulation tool SPECCTRAQuest of Cadence software is used, L'intégrité du signal est analysée à l'aide du modèle Ibis de l'appareil., and the impedance matching and topology structure are optimized to ensure the normal operation of the system. Seules les réflexions du signal et les conversations croisées sont expliquées en détail dans cet article., and other simulations are similar.


2.1 Reflection


L'émetteur est hy57v561620 avec 44 broches et le récepteur est cyclone II avec 60 broches et l'excitation est une onde carrée de 66 MHz. La figure 2 montre la topologie et la figure 3 montre la forme d'onde analogique.

ATL

À partir de la forme d'onde simulée, nous pouvons voir que la distorsion de la forme d'onde est causée par la réflexion du signal et produit un phénomène de sonnerie évident. L'existence d'un phénomène de sonnerie fait que le signal dépasse plusieurs fois le seuil logique de niveau, ce qui entraîne un dysfonctionnement logique. La méthode efficace pour réduire le bruit de sonnerie est de connecter une petite résistance en série dans le circuit, de fournir un amortissement au circuit, de réduire considérablement l'amplitude de la sonnerie, de raccourcir le temps d'oscillation de la sonnerie, tout en n'affectant pratiquement pas la vitesse du circuit. Dans les applications techniques, la résistance est généralement de 33 Î). Les figures 4 et 5 montrent la topologie et la forme d'onde analogique après résistance en série.

ATL

Le phénomène de sonnerie après résistance en série a été bien résolu. In fact, Cette solution est connue sous le nom de correspondance d'impédance. L'impédance joue un rôle important dans l'intégrité du signal.


2.2 Crosstalk


Extract SD_DQlO (connect 59 pins of Cyclone II and 45 pins of HY57V561620), SD_DQll (connect 58 pins of Cyclone II and 47 pins of HY57V561620), SD_DQ-l2 (connect 57 pins of Cyclone II and 48 pins of HY57V561620) Foot) these three networks to do crosstalk simulation between them. Dont:, SD_DQll as the attacked network, SD dqlo et SD D - ql2 comme réseaux d'attaque. Their topology and simulation waveforms are shown in Figure 6 and Figure 7 (the parallel coupling length of the transmission line is L=1000 mil, and the pitch P=5 mil).

ATL

La forme d'onde analogique est illustrée à la figure 8.. It can be seen from Figure 7 that crosstalk has a great impact on the attacked network. Crosstalk value Crosstalk = 657.95 MV par rapport à la longueur de couplage parallèle l et à l'espacement P de la ligne de transmission. Plus la longueur de couplage est courte, the larger the spacing. Plus le crosstalk est petit. The simulation results are listed in Table 1.

ATL

Alors..., when making the PCB, Dans la mesure du possible, les longueurs parallèles entre les lignes de signalisation présentant des caractéristiques différentes doivent être réduites au minimum., La distance entre eux devrait être élargie, and the line width and height of some lines should be changed. Bien sûr., there are many factors that affect crosstalk, Par exemple, la direction du courant et le temps de montée de fréquence du signal source d'interférence, which should be considered comprehensively.


Observations finales


À cette vitesse Conception des PCB of the control unit, Le puissant logiciel cadence a été utilisé pour faire des schémas et a obtenu de bons résultats, Simulation à grande vitesse de la disposition des PCB. According to the reasonable topology and layout obtained by SPEECTRAQuest simulation analysis, La carte de circuit fonctionne correctement. This design method greatly shortens the hardware debugging time, Améliorer l'efficacité du travail, and saves design costs.