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Technologie PCB
Se concentrer sur l'intégrité du signal dans une conception complexe
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Se concentrer sur l'intégrité du signal dans une conception complexe

Se concentrer sur l'intégrité du signal dans une conception complexe

2021-08-19
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Author:IPCB

Abstract: In SoC Conception, Le couplage entre les signaux causera des problèmes d'intégrité des signaux. Ignorer les problèmes d'intégrité du signal peut entraîner des échanges entre les signaux, Et reliability, La fabrication et les performances du système seront également réduites. This article describes in ASIC The method to solve the signal integrity problem in the chip Conception.


Pour Conception de l'ASIC, due to the application of standard cells, Raccourcir le cycle de développement, Les zones protégées entre les cellules sont également plus lâches, the performance of the standard cells is wasted. Alors..., the key to high-end ASIC chip Conception Est de s'assurer que les puces haute performance sont livrées dans un délai de développement plus court.


Avec le développement de la technologie, il est de plus en plus possible de provoquer des échanges de signaux. Le nombre de couches de câblage métallique continue d'augmenter: de 4 ou 5 couches dans le processus de 0,35 micron à plus de 7 couches dans le processus de 0,13 micron. À mesure que le nombre de couches de câblage augmente, la capacité des canaux adjacents augmente. De plus, l'augmentation rapide du nombre de portes de circuit dans la conception complexe actuelle nécessite des interconnexions plus longues. La résistance sur les longs conducteurs augmentera, tout comme celle des conducteurs métalliques de plus en plus minces en raison de la réduction de la section transversale des conducteurs d'interconnexion. Ce problème ne peut être résolu même en utilisant les processus d'interconnexion des fils de cuivre existants, mais il ne fait que retarder la résolution des problèmes de résistance.


Il est clair que l'influence entre ces lignes de signalisation adjacentes domine les décisions de conception et qu'un modèle différent et plus précis est nécessaire. L'influence d'un signal sur un autre est liée à la phase relative entre les signaux. Pour les signaux de la même phase, un réseau lésé avec un petit récepteur et émetteur relié à une ligne de signal de 0,5 mm de long accélérera de 30%. Pour une ligne de signal de 1 mm de long, le réseau touché s'accélérera de 40%. Pour les signaux dont la phase est opposée, un réseau lésé avec un petit récepteur et émetteur relié à une ligne de signal de 0,5 mm de long ralentira de 70%. Lorsque la longueur de la ligne de signal est de 1 mm, le signal ralentira de plus de 100%.


Une façon de résoudre le problème de crosstalk de signal est d'augmenter l'espacement entre les lignes de signal métalliques. En doublant l'espacement des lignes de signal, le crosstalk de signal sur une ligne de signal de 0,5 mm peut être réduit de 70% à 20%. L'interférence avec la ligne de signal longue (ligne de signal de 1 mm) sera également réduite de 100% à 40%. Cependant, le crosstalk entre les signaux existe toujours. La réduction du Crosstalk entre les signaux en doublant l'espacement des fils augmentera la surface de la puce et la difficulté de câblage.


Prendre des mesures de blindage


Une autre façon de résoudre ces problèmes est de prendre des mesures de blindage. L'ajout d'une ligne électrique ou d'une ligne au sol des deux côtés de la ligne de signal réduira considérablement les échanges de signaux. L'ajout d'un blindage au système exige également que tous les composants soient bien contournés et que l'alimentation électrique et la mise à la terre soient aussi « propres » que possible. En fait, du point de vue de la surface, cette solution est pire que la méthode de doublement de l'espacement des fils. Ceci est dû au fait que dans ce cas, l'espacement des lignes de signalisation est quatre fois plus grand que l'espacement minimal des lignes, de sorte que cette méthode de mise à la terre de l'espacement des lignes augmentera la complexité du câblage d'un ordre de grandeur.


Toutefois, la méthode de blindage peut être plus appropriée pour certaines lignes de signalisation. Par exemple, les lignes d'horloge ont des vitesses très élevées et les plus grands conducteurs et tampons sont connectés à ces lignes de signal. La technologie PLL compense les retards de signal supplémentaires sur les conducteurs et les tampons. Une disposition appropriée assure un environnement isolé 24 heures sur 24 afin de réduire au minimum l'interférence du signal d'horloge avec le signal de données.


Dans cette approche, l'Ingénieur concepteur utilise des outils d'extraction et d'analyse pour détecter les zones sujettes à des problèmes d'intégrité du signal, puis sélectionne certaines de ces zones et résout les problèmes de la zone. Si les fils de signalisation en question sont isolés les uns des autres, le réacheminement peut résoudre le problème. Il est plus facile de changer la taille du lecteur et d'ajouter un tampon au réseau lésé.


Le processus de synthèse logique sélectionne toujours le lecteur approprié en fonction d'une estimation approximative de la charge en ligne. En général, la Synthèse logique choisit toujours un lecteur plus puissant pour obtenir une surcompensation de la charge attendue. Toutefois, jusqu'à ce que la conception physique soit terminée, la charge est pratiquement inconnue et la charge réelle peut varier de - 70% à + 200% par rapport aux conditions de charge prévues. Dans le pire des cas, les conducteurs de courte durée surchargés sont suivis par les conducteurs de longue durée moins chargés. Une façon de résoudre les problèmes de pilote est d'utiliser des tampons pour diviser les longues lignes. Cela réduit la longueur de la ligne et la capacité de couplage et réduit également la charge à l'entrée du tampon au niveau d'une seule charge. Cette technique permet d'apporter des modifications mineures au placement et à l'acheminement des tampons afin d'assurer la planification et l'optimisation sous - jacentes. L'ajout d'étapes d'analyse de séries chronologiques statiques au processus de conception peut traiter des problèmes de bruit et de retard. L'objectif est d'intégrer les étapes pour résoudre le crosstalk et le timing dans un flux. Tout d'abord, ces outils extraient les paramètres parasites après le placement et le routage. Deuxièmement, selon le modèle de charge extrait, le retard du signal est calculé sans tenir compte de l'effet de crosstalk. Les retards dans ces extractions sont ensuite marqués dans la conception et le mauvais Timing est déterminé à l'aide d'un outil d'analyse de Timing statique. Après avoir obtenu la première approximation de la fenêtre de synchronisation, l'Ingénieur concepteur ajoute le retard causé par le crosstalk et vérifie si le timing dépasse la fenêtre de synchronisation spécifiée. L'ensemble du processus de conception nécessite trois analyses de séries chronologiques statiques.

ATL

Fiabilité et fabrication


Aujourd'hui, la tendance de l'industrie est que le nombre de portes à puce augmente et que les performances des puces s'améliorent à mesure que la taille des caractéristiques diminue. Le théorème de Moore indique que la vitesse de l'horloge et le nombre de portes de circuit doublent tous les 18 mois. Afin de maintenir la limite de sécurité dans la conception, l'amélioration continue de la technologie exige que la tension d'alimentation soit réduite en conséquence. En même temps, la consommation d'énergie sur chaque porte de circuit est également réduite. La diminution de la tension d'alimentation et de la consommation d'énergie sur chaque porte ne peut toujours pas suivre l'augmentation du nombre de portes et de la fréquence de l'horloge.


Par exemple:, Dans la nouvelle génération de technologies de traitement, a high-performance processor has a planned power consumption of 300W under the condition of a 1.Tension d'alimentation 8V. The average size of ASIC chips will reach 34 million gates, La fréquence de l'horloge dépassera 450 MHz. Le courant d'alimentation de la prochaine génération de puces ASIC sera beaucoup plus élevé que celui des puces existantes. Compared with the same ASIC Conception À 0.35um process, Consommation d'énergie de 0.18um ASIC chip will exceed 6 times, L'intensité actuelle dépassera 10 fois.


L'augmentation de la consommation d'énergie et du courant entraînera une migration des électrons. There will be metal migration on high-power unidirectional networks due to the flow of current, En particulier lorsque le courant traverse la courbe de la ligne de signal ou entre dans un petit espace. L'auto - échauffement à haute résistance de la ligne de signal à travers laquelle le courant bidirectionnel circule peut également causer des problèmes de migration..


La réduction de la taille caractéristique de la puce nécessite également une réduction correspondante de la taille de la zone d'oxydation de la porte. La zone à haut potentiel du circuit de commutation peut capter des électrons dans la zone d'oxydation de la porte. La destruction de la zone d'oxydation et le changement du seuil de la porte correspondante sont un processus cumulatif lié à la fréquence de commutation et dépendent du taux de conversion du signal.


La durée de vie normale de l'équipement peut être prédite si la fréquence de commutation est maintenue en dessous des limites de sécurité. Toutefois, le défi consiste à mettre au point une nouvelle méthode pour contrôler les effets thermoélectroniques qui correspondent à la fréquence ou au taux de conversion au - delà des limites de sécurité. L'utilisateur doit décrire ces effets de manière adéquate. Tout d'abord, ils doivent simuler les conditions transitoires du circuit de batterie standard interne. Ils doivent ensuite comparer les résultats de la simulation à la limite de densité de courant avec les résultats d'essais de la structure réelle de la plaquette de silicium. Enfin, ils doivent créer un modèle d'équipement qui reflète fidèlement l'équipement réel et la technologie de traitement.


L'analyse des circuits suit un certain nombre de méthodes différentes, toutes nécessitant le calcul des fréquences de commutation réelles. Une façon de résoudre ce problème est de simuler la réponse précise de tous les circuits sur la base d'un modèle caractéristique. Une autre approche consiste à élaborer un modèle probabiliste qui se rapproche du comportement réel dans la structure du silicium.


Pour résoudre les problèmes liés à la migration des métaux et à l'injection d'électrons chauds, la première méthode consiste à insérer des tampons sur de longs fils, qui ont généralement un courant plus élevé et une vitesse de commutation du signal plus rapide. Il est important de souligner que cette méthode peut réduire la capacité de charge sur la ligne de signal et le taux de conversion du signal si la vitesse du tampon est juste inférieure à celle de l'entraînement. Une autre solution possible consiste à remplacer les unités d'entraînement et de réception.


Effets de l'antenne et bruit


Le processus de gravure au plasma sur la couche métallique force la charge électrique à s'accumuler sur la porte de l'IC. Le rapport entre une surface de porte de plus en plus petite et une longueur de ligne de signal d'interconnexion croissante conduit à une tension partielle capacitive, Cela peut endommager davantage l'équipement, C'est un processus cumulatif. The basic method to minimize this antenna effect is to limit the ratio of the area of the metal area to the circumference, Et limite le rapport entre la surface de la grille et le périmètre. Adopting such rules can reduce the process of charge accumulation and transfer.


Une autre stratégie consiste à utiliser des outils de câblage qui dépendent des règles de câblage de compensation de l'antenne. De cette façon, le courant de l'antenne peut être évité ou minimisé, mais le coût de cette méthode est une plus grande surface de la puce. Une autre méthode possible consiste à connecter une longue antenne à la zone de diffusion et à utiliser une résistance à la diffusion pour transférer la charge électrique à d'autres zones (par exemple, un substrat). Enfin, l'insertion d'un tampon peut également raccourcir la longueur de la ligne et l'insertion d'une résistance de diffusion (canal de Transistor de sortie de type P ou n) comme chemin de résistance pour l'alimentation électrique ou la mise à la terre.


L'augmentation de la consommation d'électricité et des courants d'alimentation peut également causer d'autres problèmes. Un courant élevé peut entraîner une chute de tension sur le cordon d'alimentation. Par conséquent, lorsque le courant traverse un réseau d'alimentation non à résistance nulle, une chute de tension IR est générée, réduisant ainsi la tension à la porte. La méthode de réduction de la résistance du réseau d'alimentation est limitée par la zone de la puce et le blocage du câblage. L'extraction et l'analyse de la phase de validation physique nécessitent un processus complexe de simulation et d'analyse à puce complète, y compris la simulation et l'analyse des processus transitoires, des effets inductifs et capacitifs.


Cependant, une fois la mise en page et le câblage terminés, les chances de résoudre les problèmes ci - dessus sont faibles ou inexistantes, ce qui aggrave la situation. La meilleure façon de résoudre le problème de la consommation d'énergie est d'étudier attentivement la planification de la conception et la stratégie de mise en oeuvre au début de la conception, même au stade de la conception du RTL. L'analyse de haute précision de la consommation d'énergie de RTL doit être associée à des implémentations logiques et physiques pour assurer la qualité de la conception finale.


Outils de conception de la prochaine génération


Pour résoudre les problèmes susmentionnés, l'ensemble du processus de conception doit être amélioré afin de devenir un ensemble d'outils qui tiennent compte de divers impacts et évaluations de la conception. L'outil doit avoir la capacité de transmettre des données intelligentes. Par exemple, une nouvelle norme de format de bibliothèque avancée (Alf) qui prend en charge les modèles mathématiques peut transférer plusieurs attributs sans modifier les formats de calcul et de données originaux. Pour les nouvelles conceptions très complexes et exigeantes, il est nécessaire de planifier des solutions aux problèmes dès le début du processus de conception, car la correction est la plus efficace à ce stade. Les liens entre la conception, la validation, la mise en page et le câblage, ainsi que la validation physique finale, nécessitent un échange de données cohérent sans modification des données ni calculs supplémentaires.


Avec Alf, l'utilisateur peut générer des vecteurs d'essai pour vérifier la consommation d'énergie et la migration électronique, tout en testant la fonctionnalité de la puce. Les vecteurs d'essai peuvent utiliser la référence probabiliste des données de puce extraites pour assurer l'exactitude nécessaire. Cette méthode permet un examen attentif de l'ensemble du processus de conception. Au cours des premières étapes de la conception au niveau du Registre, les ingénieurs peuvent minimiser les échanges de signaux en planifiant soigneusement, en planifiant le Sous - sol et en analysant la puissance. Le pilote d'horloge asynchrone développé pour certaines parties de la conception réduira la surtension d'alimentation de commutation simultanée de l'ensemble de la puce, tout en réduisant le bruit et la chute IR sur le réseau d'alimentation.


Malheureusement, les outils logiciels commerciaux existants ont une valeur d'application très limitée pour la conception de produits de la prochaine génération.


Bien que la plupart des fabricants d'ASIC disposent de leurs propres équipes internes de développement d'outils, la tâche principale de ces divisions de développement est d'intégrer certains outils individuels dans un processus complet et de concevoir des environnements d'exploitation automatisés pour ces outils afin qu'ils puissent fonctionner sur la base de scripts automatisés. Étant donné que les outils logiciels commerciaux existants ne sont pas en mesure de résoudre les problèmes de conception, le nombre d'outils de conception élaborés à l'interne par les fabricants de l'ASIC continuera d'augmenter dans un avenir proche.


Cependant,, the problem with the tools developed by ASIC vendors is that these tools require more support and training than commercial software tools, Parce que les développeurs d'outils dans les fournisseurs ASIC ne sont pas responsables de rendre les outils faciles à utiliser et à entretenir. . Ils essaient simplement de fournir des solutions rapides à certains des principaux problèmes auxquels sont confrontés les utilisateurs internes., the Conception Équipe du génie.