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高速クロック信号の差動配線の実現方法高速設計における信号完全性問題の解決法微分配線法はどうなっているかつの出力端子だけを有するクロック信号線のために微分配線を実行する方法？
エキスパート回答
信号の完全性は基本的にインピーダンス整合の問題である。インピーダンス整合に影響する要因は、信号源の構造インピーダンス、トレースの特性インピーダンス、負荷端の特性、およびトレースのトポロジを含む。解決策は、配線の終了と調整のトポロジーに依存することである。
差動対のレイアウトに注意を払う2点がある。一つは、2本のワイヤの長さができるだけ長くなければならないことであり、もう一方は、2つのワイヤ（この距離が差動インピーダンスによって決定される）間の距離が一定に保たれなければならないこと、すなわち並列に保たれることである。つの平行な方法があります、1つは2つのワイヤーが同じ側の側で動くということです、そして、もう一方は2つのワイヤーが上下に2つの隣接した層で動くということです。一般的に、前者はよりサイドバイサイドの実装を有する。
差動配線を用いるためには、信号源と受信端の両方が差動信号であることを意味する。したがって、1つの出力端子のみを有するクロック信号に対して差動配線を使用することはできない。
2. 高速差動信号配線. 高速差動信号線対が PCBボード, インピーダンス整合の場合, つのワイヤーの相互結合のために, それは多くの利点をもたらす. しかし, これが信号の減衰を増加させ、伝送距離に影響するという意見がある. そうですか? 私は、いくつかの高速配線のいくつかの大規模な企業の評価ボード上で可能な限り近いと平行していた見た, いくつかの故意に、2つの線の間の距離が遠くに、そして、近くで. どちらが良いかわからない. 私の信号は1 GHz以上で、インピーダンスは50オームです.
計算するソフトウェアを使用する場合、差動ペアも50オームで計算されますか？または100オームで計算されますか？受信端で差動線対の間に整合抵抗を追加することができるか。ありがとう
エキスパート回答
高周波信号エネルギーの減衰の1つの理由は、表皮効果を含む導体損失（導体損失）であり、もう一方は誘電体の誘電損失である。これらの2つの因子は電磁波理論が伝送線効果を解析するときの信号減衰に対する影響の程度で見ることができる。差動ラインの結合は、それらの特性インピーダンスに影響し、小さくなる。分圧器原理（分圧器）によれば、これは信号源により送られる電圧をラインにより小さくする。結合による信号減衰の理論的解析に関しては、私はそれを読んでいないので、コメントできません。
差動対の配線は、適当に近接して並列にすべきである。いわゆる適切な近接は、距離が微分インピーダンスの値に影響するので、差動対を設計するための重要なパラメータである。並列性の必要性はまた、差動インピーダンスの整合性を維持することである。つの線が突然遠く近くにある場合、差動インピーダンスは矛盾しています。そして、それはシグナル完全性とタイミング遅れに影響を及ぼします。
差動インピーダンスの計算は、Z 11がトレース自体の特性インピーダンスである2（Z 11−Z 12）であり、Z 12はライン距離に関連する2つの差動ライン間の結合によって生成されるインピーダンスである。したがって、差動インピーダンスが100オームであるように設計されている場合、トレース自体の特性インピーダンスは50オームよりわずかに大きくなければならない。どれだけ大きいのか、シミュレーションソフトで計算できる。受信端の差動線路対の間の整合抵抗は通常加算され、その値は差動インピーダンスの値と等しくなければならない。信号品質がよりよくなるこの方法。
3実際の配線における理論的な矛盾に対処する方法実際の配線では多くの説が対立している例えば、
複数のアナログ/デジタルグラウンドの接続に対処する：理論的には互いに分離されるべきであるが、実際の小型化および高密度配線では、スペース制限または絶対分離により、小さな信号アナログ接地トレースは長すぎる。理論的な接続を達成することは難しい。私のアプローチは、アナログ/デジタル機能モジュールのグランドを完全な島に分割し、機能モジュールのアナログ/デジタルグラウンドをこの島に接続することです。それから、島をトレンチを通して「大きい」地面に接続してください。このアプローチは正しいかな？
2. 理論上, 水晶発振器とCPUの接続は可能な限り短くなければならない. 構造レイアウトのため, 水晶発振器とCPUの間の接続は、比較的長いと薄い, それで、それは妨げられます、そして、仕事は不安定です. 配線からこの問題を解決する方法? このような他の多くの問題があります, 特にEMCとEMI問題は 高速PCB 配線. 多くの争いがある, 頭痛です. どうすれば解決できますか? どうもありがとう!
エキスパート回答
基本的に、アナログ/デジタルグラウンドを分割して分離することは正しい。なお、信号トレースは、分割された場所（濠）をできるだけ交差させてはならず、電源および信号の戻り電流経路が大きすぎることはない。
水晶発振器はアナログ正帰還発振回路である。安定した発振信号を得るためにはループゲインと位相仕様を満たす必要がある。このアナログ信号の発振仕様は容易に乱される。グランドガード跡が追加されても、干渉を完全に隔離できない場合があります。そして、それがあまり遠く離れている場合、グランドプレーン上のノイズはまた、正帰還発振回路に影響を及ぼす。したがって、水晶発振器とチップの間の距離は、できるだけ近くなければならない。
高速配線とEMI要件の間に多くの競合があることは事実である。しかし、基本的な原理は、EMIによって加えられた抵抗、キャパシタンスまたはフェライトビーズが信号のいくつかの電気的特性が仕様を満たすことができないことであるということである。したがって、内部層に行く高速信号のようなEMI問題を解決または低減するためにトレースおよびPCB積層を配置する技術を使用することが最善である。最後に、抵抗コンデンサまたはフェライトビーズ方法は、信号に対する損傷を減らすために用いる。
アナログ・ディジタル部品における干渉防止の問題いくつかのシステムでは/ dsがしばしばあります。質問：アナロググランドとデジタルグランドの分離とは別に、反干渉を改善するには、電源の1点で接続し、地面と電力線を厚くする。希望の専門家はいくつかの良い意見や提案を与える！
エキスパート回答
グランドアイソレーションに加えて、アナログ回路部の電源にも注意を払う。デジタル回路と電源を共有すれば、フィルタ回路を追加する方が良い。加えて、デジタル信号およびアナログ信号は、特に分割されたグランド（堀）全体ではインターレースされてはならない。
高速信号の自動配線高速信号の品質を最大化するためには，手動配線に慣れているが，効率が低すぎる。自動ルータの使用は、キー信号、バイアの数および場所の巻き取り方法を監視することができない。鍵信号の手動ルーティングと自動ルーティングは自動ルーティングのレイアウト速度を減らします、そして、自動ルーティング結果の調整はより多くのルーティングワークロードを意味します。
エキスパート回答
現在，強い配線ソフトウェアの自動ルータの多くは，巻線方法とビア数を制御するための制約を設定している。様々なeda企業の巻線エンジン機能と制約設定項目は，時々大きく異なる。例えば、蛇行巻線の方法を制御するのに十分な制約があるかどうか、差動ペアのトレース間隔を制御することが可能であるかどうかにかかわらず、これは自動ルーティングのルーティング方法がデザイナーの考えを満たすことができるかどうかに影響します。また、配線を手動で調整することの難しさも、巻き取りエンジンの能力に絶対的に関連している。例えば、トレースの押し付け能力、ビアの押し付け能力、およびトレースのプッシュ能力も銅コーティングなどに対して強力である。
6つのテストクーポンのデザインの仕様があります。あなたはそれを参照できますか？どのようにボードの実際の状況に応じてテストクーポンを設計するには？注意が必要な問題はありますか？ありがとう
エキスパート回答
テストクーポンは、製造されたPCBボードの特性インピーダンスがTDR（Time Domain Reflattometer）により設計要件を満たしているかを測定するために使用される。一般的に、制御するインピーダンスは2つの場合である。したがって、テストクーポン（差動ペアがある場合）の線幅と線間隔は、制御する線と同じであるべきです。最も重要なことは測定中の接地点の位置である。接地リードのインダクタンスを低減するために、TDRプローブの接地場所は通常プローブ先端に非常に近い。したがって、テストクーポン上の信号測定点と接地点との間の距離および方法は、使用されるプローブと一致しなければならない。
7. における信号層の空白領域における銅クラッド接地の問題について 高速PCB設計. イン 高速PCB設計, 信号層の空白領域は、銅クラッドであり得る, 複数の信号層の銅は井戸に接地されている, または半分接地し、半分の電源に接続方法について接地?
エキスパート回答
一般に、ブランク領域の銅めっきはほとんど接地されている。銅が高速信号線の隣に銅を塗布するとき、銅と信号線の間の距離に注意を払うだけである。なぜなら、適用された銅は、トレースの特性インピーダンスを少し減らすからである。また、デュアルストリップラインの構造など、他の層の特性インピーダンスに影響を与えないように注意する。
特性インピーダンス私の最後の質問に答えてくれてありがとう。前回はパワープレーンとグランドプレーンは基本的に金属面であるので、電界や磁場に対する遮蔽効果があります。マイクロストリップラインモデルを使用して、パワープレーン上の信号線の特性インピーダンスを計算できますか？時間間の信号はストリップラインモデルを用いて計算できるか？
エキスパート回答
はい、特性インピーダンスを計算するとき、パワープレーンおよびグランドプレーンは基準面とみなされなければならない。例えば、4層ボード：トップ層パワー層の接地層の底層。このとき、トップ層の特性インピーダンスモデルは、パワープレーンを基準面とするマイクロストリップラインモデルである。
高速信号線の整合問題高速ボード（例えばP 4マザーボード）のレイアウトにおいて、高速信号線（例えばCPUデータとアドレス信号線）は、マッチするのに必要ですか？彼らが一致しない場合は、隠された危険性がありますか？どのような要因は、マッチング長範囲（すなわち、信号線の時間遅延差）を決定し、どのように計算するか？
エキスパート回答
トレースの特性インピーダンス整合の主な理由は，高速伝送線路効果による反射が信号完全性と飛行時間に影響を及ぼすのを避けることである。言い換えれば、それが一致しない場合、信号は、その品質に影響を与える反映されます。
すべてのトレースの長さ範囲は、タイミング要件に従って設定される。信号遅延時間に影響する多くの因子があり，トレース長はその一つである。p 4は特定の信号線の長さがある範囲内にあることを要求する。信号によって使用される送信モード（コモンクロックまたはソース同期）によって計算されるタイミングマージンであり、トレース長の許容誤差の一部を割り当てる。上記2つのモードの時系列の計算については、時間と空間の制限によりここで詳細に説明することは便利ではない。
