ATE 로드보드 PCB

Ate 테스트는 Ate 인터페이스 보드의 설계를 떠날 수 없습니다.좋은 프로브 카드 / 로드 보드는 기본적으로 대규모 생산의 성공을 보장합니다.일반적으로 ATE 테스트 엔지니어는 보드의 요구 사항 정의와 일부 원리도 설계를 담당합니다.PCB 레이아웃 및 케이블 연결은 전문 PCB 공급업체에 넘겨집니다.테스트 엔지니어는 각 설계 결과를 검토합니다.

CPU/GUP/APU와 같은 복잡한 SoC 제품...전속력으로 작업할 때 출력이 매우 높고, 전원 전압은 공정의 발전에 따라 낮아진다 (TSMC 7Nm 디지털 코어의 작업 전압은 0.7). 따라서 PDN의 설계 요구는 매우 높다.PDN의 동등한 임피던스는 전류의 갑작스러운 변화가 큰 전압 강하를 초래하지 않도록 전체 주파수 영역에서 작고 평탄해야 합니다.

PDN의 임피던스 설계는 본질적으로 블록/디커플링 콘덴서를 추가하는 방법입니다.

당신이 알아야 할 첫 번째 일은 칩과 패키지된 콘덴서입니다. 이것은 나중에 추출할 수 있는 전체적인 설계 레이아웃입니다.이러한 콘덴서 (약 1uf) 는 PDN의 임피던스가 고주파 영역에서 작다는 것을 보장하지만 PCB 설계는 이를 개선할 수 없습니다.

저주파 구역 전원의 내부 저항과 전기 감각은 어느 정도 PDN의 저항을 결정하며, 전원 입력단 부근에 큰 탄탈럼 용량을 배치하여 저항을 높일 수 있다.

많은 다른 디커플링 커패시터는 10Khz와 10Mhz 사이의 평평한 PDN 임피던스를 보장하기 위해 DUT 전원 핀에 위치해야 합니다.

참고: 전원 레이어와 GND 레이어 사이의 커패시터는 매우 좋은 디커플링 커패시터 (몇 nf) 이며 레이어 간격과 고매체 매개변수를 줄여 증가시킬 수 있습니다.

VIA 설계 문제

PDN을 설계할 때 디커플링 콘덴서의 VIA는 특별히 감전을 고려해야 한다.PCB를 검사할 때는 이중화된 흔적선으로 인해 전기 감각이 증가하지 않도록 각 장비의 용접판과 VIA 위치를 확인해야 합니다.

고속 신호의 임피던스 연속성

고속 신호 궤도의 모든 VIA, pogo 용접판 및 구성 요소는 임피던스가 연속적이지 않을 수 있습니다.RX 및 TX의 VIA는 직렬 문제를 일으킬 수 있습니다.PCB 공급업체의 공정 제어 정밀도는 실제 임피던스를 저하시킬 수 있습니다...

예를 들어, 접지를 발굴하여 띠 모양의 흔적선과 마이크로밴드 임피던스 사이의 차이를 해결하고, 접지 빈틈을 이용하여 마이크로밴드의 등효 임피던스를 증가시킨다.

하원 문제

디지털, 아날로그, RF 접지.모든 유형의 장소는 DUT 근처에 별 모양의 연결을 형성하며 DUT에서 단일 연결을 제거하지 마십시오.

층압 설계

전통적인 설계는 최상위/하부 부근에 RF/혼합 신호를 배치하여 VIA의 전기 감각을 낮춘다.아래 그림과 같이 전원 계층을 중앙에 배치하면 EMI 문제가 줄어듭니다.

또한 디지털 전원 및 디지털 신호 계층은 간섭을 방지하기 위해 아날로그/RF 접지 및 아날로그/RF 신호에서 멀리 떨어져 있는 것이 좋습니다.따라서 아날로그 GND와 인접한 DPS 계층에는 작은 전류와 전류 변화가 있는 전원을 할당하는 것이 좋습니다.

CPU/GPU와 같은 고출력 저전압 장치의 경우 DPS 레이어를 상단에 배치하여 VIA를 줄이고 PDN을 향상시켜야 합니다.물론 그 대가는 모자를 벗으면 밑이 아니라 콘센트 아래에 놓아야 한다는 것이다.

하단 노이즈 문제

고정밀 ADC/DAC는 보드 하단의 노이즈에 대한 요구가 높습니다.ATE 전원을 직접 사용하면 높은 하단 소음이 발생할 수 있으므로 초저소음 LDO를 전원으로 사용하는 것이 좋습니다.

아울러 ADC의 아날로그 입력, DAC의 아날로그 출력은 아날로그적으로 둘러싸인 펜스 차폐가 될 수 있으며, 차폐된 아날로그지는 아날로그 흔적선 간격을 따라 VIA를 배치해야 한다.

PCB 소재 선택

FR4는 일반적으로 사용되는 PCB 매개 전기 재료이지만 고속 신호의 경우 삽입 손실이 크기 때문에 다른 재료를 선택해야 할 수도 있습니다.PCB가 서로 다른 개전 재료와 혼합된 경우 서로 다른 재료의 서로 다른 열팽창과 냉각 계수로 인한 문제를 고려해야 한다.