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ADC de alta velocidad (convertidor analógico / digital) es un componente clave de Procesamiento analógico en varios campos de aplicación (como Espectrómetros de masas, ultrasonido, LIDAR / radar, módulos de transceptores de telecomunicaciones, etc.). tanto las aplicaciones basadas en el dominio del tiempo como en el dominio de frecuencia requieren que ADC tenga el mayor rendimiento dinámico. ADC más rápido y de mayor resolución permite al sistema de ultrasonido obtener imágenes más detalladas y dar al sistema de comunicación una mayor capacidad de procesamiento de datos.
A medida que la tasa de muestreo de ADC de 14 bits o más de alta resolución continúa aumentando al rango de muestreo de 100m, los diseñadores de sistemas deben convertirse en expertos en diseño de relojes, distribución y diseño de placas. Este artículo presenta algunos problemas clave en el diseño del sistema, especialmente la tecnología de puesta a tierra de placas de circuito impreso y cableado plano de potencia. Los ADC modernos requieren un diseño moderno de placas de circuito. Sin una fuente precisa de reloj o un diseño de placa de circuito cuidadosamente diseñado, el convertidor de alto rendimiento no podrá cumplir con sus indicadores de rendimiento. La estructura del receptor heterodino de frecuencia intermedia única y el algoritmo avanzado de linealización del amplificador de potencia plantean requisitos para el rendimiento de adc. Este sistema empuja el rendimiento inherente de temblor del convertidor por debajo de 1 / 2 ps. del mismo modo, los ingenieros de instrumentos de prueba necesitan tener un rendimiento de ruido muy bajo en banda ancha para desarrollar un analizador de espectro avanzado. Por lo tanto, en el sistema de conversión de datos de alta velocidad, el subcircuito más importante es la fuente del reloj de tiempo. Esto se debe a que la precisión de tiempo de la señal del reloj afectará directamente el rendimiento dinámico del adc. Para minimizar este impacto, la fuente del reloj de tiempo ADC debe tener un Jitter de tiempo muy bajo o ruido de fase. Si este factor no se tiene en cuenta al seleccionar el circuito del reloj, el rendimiento dinámico del sistema no será bueno. Esto no tiene nada que ver con la calidad del Circuito de entrada analógico frontal o el rendimiento inherente de temblor del convertidor. Los relojes precisos siempre son capaces de proporcionar conversiones de borde a intervalos de tiempo precisos. De hecho, los bordes del reloj llegan a intervalos de tiempo cambiantes. Por lo tanto, la incertidumbre de esta cronología puede evaluar de manera integral la relación señal - ruido de la forma de onda de muestreo a través del proceso de conversión de datos. el temblor máximo del reloj se determina por la siguiente fórmula: TJ (rms) = (vin (p - p) / vinfsr) * (1 / (2 (n + 1) * Í * fin) Si la tensión de entrada (vin) es igual al rango de escala completa (vinfr) de adc, Los requisitos de temblor se convierten en un factor de resolución ADC (n bits) y frecuencia de entrada de muestreo (fin). Para la frecuencia de entrada de 70 mhz, el requisito de temblor total es: TJ (rms) = 1 * (1 / 215 Í * 70 * 106)) TJ (rms) = 140 FS debido a que muchos sistemas asignan relojes de referencia a través de paneles traseros u otras conexiones, lo que reducirá la calidad de la señal, por lo que generalmente se utilizan Osciladores locales (vcxd con ruido de fase bajo) como fuente de tiempo para adc. La figura 1 muestra el uso de la síntesis de reloj lmx2531 de NS para lograr la generación de tiempo. El lmx2531 conectado al generador de tiempo es salida por un cosechador de frecuencia dividido programable, con un rendimiento de temblor inferior a 100 femtosegundos.
Lo anterior es una introducción al diseño de la placa de PCB de ADC de alta resolución. El IPCB también está disponible para los fabricantes de PCB y la tecnología de fabricación de pcb.
