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Blog de PCB
Los puntos clave del diseño de PCB con FPGA de alta velocidad
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Los puntos clave del diseño de PCB con FPGA de alta velocidad

Los puntos clave del diseño de PCB con FPGA de alta velocidad

2022-03-28
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Author:pcb

As field programmable gate arrays (FPGAs) have evolved into true programmable system-on-chips, Tareas de diseño Placa de circuito impresoA medida que estos chips se vuelven más complejos. La densidad actual del Circuito de millones de puertas y la tasa de datos del transceptor de más de 6 Gbps, as í como otras consideraciones, influyen en el diseño mecánico y eléctrico a nivel de tablero de los desarrolladores de sistemas. Muerte, Un sistema para formar una estrecha conexión entre el paquete de chips y el tablero de circuitos, En este sistema, Realizar plenamente las funciones de FPGA, Este PCB Board Requiere un diseño cuidadoso. Tiempo de diseño con FPGA de alta velocidad, Es importante considerar varios problemas de diseño antes y durante el desarrollo de la Junta de desarrollo.. These include: reducing system noise by filtering and distributing sufficient power evenly across all devices on the PCB; properly terminating signal lines to minimize reflections; minimizing crosstalk between traces on the board; reducing Effects of ground bounce and VCC reduction (also known as Vcc sag); correctly matching impedance on high-speed signal lines. Cualquiera que diseñe un paquete IC para una FPGA de alto rendimiento debe prestar especial atención al equilibrio entre la integridad de la señal y la versatilidad de todos los usuarios y aplicaciones. Por ejemplo:, El dispositivo stratix II GX de altera está en 1,Paquete de 508 Pines, funcionando a 1.2v y función 734 estándar I/Os and 71 low-voltage differential signaling (LVDS) channels. También cuenta con 20 transceptores de alta velocidad que soportan tasas de datos de hasta 6.375 Gbps. Esto permite a la arquitectura soportar muchas redes de alta velocidad y estándares de bus de comunicación, En el interiorcluye PCI Express y seriallite II.

PCB Board

In PCB Board Diseño, Los usuarios pueden reducir la conversación cruzada optimizando los pines. El PIN de señal debe estar lo más cerca posible del pin de tierra para reducir la longitud del bucle dentro del paquete, Especialmente para la velocidad crítica I/O. En sistemas de alta velocidad, La principal fuente de conversación cruzada es el acoplamiento inductivo entre las rutas de la señal en el paquete. Cuando la salida se convierte, La señal debe ser devuelta a través de la fuente de alimentación/Plano terrestre. La variación de la corriente en el bucle crea un campo magnético que genera ruido en otras I/Pin cerca del anillo o. Esto se agrava cuando la salida se convierte simultáneamente. Porque cuanto más pequeño es el bucle, Inductancia más pequeña, Por lo tanto, el embalaje de los pines de potencia o tierra cerca de cada uno de los pines de señal de alta velocidad puede minimizar el efecto de crosstalk en la I cercana/Pin o. Con el fin de reducir el costo de la placa de circuito y mejorar la integridad de la señal del sistema de todas las rutas de la señal, Diseño y construcción cuidadosos de placas, number of layers (stacking) and layout are required. Enviar cientos de señales de FPGA alrededor de una placa de circuito o circuito es una tarea difícil que requiere el uso de herramientas EDA para optimizar el diseño de pin y chip. A veces, un paquete FPGA ligeramente más grande puede reducir el costo del tablero, ya que reduce el número de capas en el tablero y otras limitaciones de procesamiento del tablero.

Ruta de señal de alta velocidad PCB Board, Representación de la trayectoria de la placa de circuito sensible a la interrupción, Por ejemplo, a través del agujero entre la capa de la placa y el conector de la placa. Estas y otras interrupciones reducen la velocidad de borde de la señal, Causar reflejo. Por consiguiente,, El diseñador debe evitar a través y a través de stubs. Si el orificio es inevitable, Hacer el plomo a través del agujero lo más corto posible. Tiempo de enrutamiento de la señal diferencial, Para cada ruta del par diferencial se utiliza un orificio de la misma estructura; Esto hace que la interrupción de la señal causada por el orificio en modo común. Si es posible, En comparación con el orificio convencional, se utiliza un orificio ciego. O usar backdrill porque hay menos interrupciones debido a la pérdida de la raíz del orificio.
Para mejorar la integridad de la señal del reloj, Deben seguirse las siguientes directrices: mantener la señal del reloj en la capa del tablero en la medida de lo posible antes de enviarla al componente del tablero; Utilice siempre el plano como plano de referencia. Enviar una señal de borde rápido a lo largo de la capa interna adyacente al plano de tierra para controlar la impedancia y reducir el IME. Terminar correctamente la señal del reloj para minimizar la reflexión. Seguimiento del reloj punto a punto.

Algunos FPGA, Por ejemplo, la familia stratix II GX, Tener soporte para múltiples I/Norma o. Estas resistencias en chip se pueden configurar en resistencias de un solo extremo de 25 ohmios o 50 ohmios y soportan lvttl, Lvcmos, SSTL - 18 o SSTL - 2 Single - end I/Normas o; Además, LVDS de 100 ohmios y resistencias de emparejamiento diferencial en chip para soporte de entrada de sobretransmisión. Transceptor diferencial I/El sistema operativo tiene una resistencia a chip programable a 100, 120 o 150 ohmios y calibración y reflexión automáticas. Varias ventajas para el sistema son el uso de resistencias internas en lugar de dispositivos externos. Mejora de la integridad de la señal mediante la eliminación del efecto de plomo y la realización de la reflexión en la línea de transmisión. Los terminales en chip también minimizan el número de componentes externos necesarios, Permite a los diseñadores utilizar menos resistencias, Menos rastros de PCB, Y menos espacio de placas. Así, El diseño se puede simplificar, Puede acortar el período de diseño, Y puede reducir el costo del sistema. Debido a que hay menos componentes en la placa, la fiabilidad de la placa también se mejora.. Diseño interior de la placa, Para el cableado de líneas de MICROSTRIP y tiras, hay varios criterios para minimizar la conversación cruzada. Para una disposición de doble banda:, El cableado se realiza en una placa interna de doble capa, Y hay una superficie de referencia de tensión en ambos lados. En este momento, Todos los cables de las capas adyacentes utilizan tecnología de cableado ortogonal para maximizar el medio entre las dos capas de señal. Espesor del material, Y normalizar la distancia entre cada capa de señal y su plano de referencia adyacente, Manteniendo al mismo tiempo la impedancia requerida.

Guía de enrutamiento de MICROSTRIP o banda con un espaciamiento de trazas de al menos tres veces el espesor de la capa dieléctrica entre las capas de enrutamiento de placas; Usar herramientas de simulación para pre - simular su comportamiento. Para redes críticas de alta velocidad, se utiliza una Topología diferencial en lugar de una topología de un solo extremo para minimizar el impacto del ruido de modo común. En el ámbito del diseño, Trate de igualar los pines positivos y negativos de la ruta de la señal diferencial. Reducir el efecto de acoplamiento de la señal de un solo extremo, leave appropriate spacing (greater than three times the trace width), or route on different board layers (adjacent layer routing is orthogonal to each other). Y, El uso de herramientas de simulación es una buena manera de satisfacer los requisitos de espaciamiento. Minimizar la longitud paralela entre terminales de señal. Ruido de transición simultánea, El reloj y yo/O durante la descarga y carga de la trayectoria de la señal, la velocidad de los datos aumenta con la disminución correspondiente de los tiempos de conversión de la salida, y la corriente transitoria también aumenta.. Estas corrientes pueden causar un rebote de tierra a nivel de tablero, Un breve ascenso/Caída de tensión en tierra/Vcc. Large transient currents from non-ideal power supplies can cause a momentary drop in Vcc (Vcc dip or dip). A continuación se presentan varias buenas reglas de diseño de PCB para ayudar a reducir el impacto de estos ruidos transitorios simultáneos. Configurar I no utilizado/El PIN o se utiliza como salida y se conduce a una posición inferior para reducir el rebote del suelo. Minimizar el número de pines de salida de conversión simultánea y distribuirlos uniformemente en toda la FPGA I/Sección o. Cuando no se requiere una alta tasa de borde, Baja tasa de conversión en la salida FPGA. El VCC se coloca entre los planos de puesta a tierra de la placa multicapa para eliminar la influencia de la trayectoria de alta velocidad en cada capa.. Todas las capas se dedican al VCC y a la puesta a tierra para que estos planos tengan propiedades de resistencia e Inductancia, Proporcionar una fuente de baja Inductancia con baja Capacitancia y ruido, Y devuelve la señal lógica en la capa de señal adyacente a estos planos.

Pre - agravación, equalization
The high-speed transceiver capabilities of FPGAs make them efficient programmable system-on-a-chip components, Pero también plantean desafíos únicos a los diseñadores de la Junta. Cuestiones fundamentales, Especialmente en relación con el diseño, Pérdida de transmisión dependiente de frecuencia, Causado principalmente por el efecto cutáneo y la pérdida dieléctrica. When high-frequency signals are transmitted on conductor surfaces (such as PCB Board traces), El efecto cutáneo es causado por la autoinducción del cable. Este efecto reduce el área efectiva de conducción del conductor, Componente de alta frecuencia de la señal atenuada. La pérdida dieléctrica es causada por el efecto capacitivo del material dieléctrico entre capas. El efecto cutáneo es proporcional a la raíz cuadrada de la frecuencia, La pérdida dieléctrica es proporcional a la frecuencia. Por consiguiente,, La pérdida dieléctrica es el principal mecanismo de pérdida de la atenuación de la señal de alta frecuencia. Mayor tasa de datos, Cuanto más grave es el efecto cutáneo y la pérdida dieléctrica. Para un sistema de 1 Gbps, la reducción del nivel de señal en el enlace es aceptable, Pero no es aceptable para un sistema de 6 Gbps. Sin embargo,, Los transceptores de hoy tienen pre - ponderación del transmisor y Ecualización del receptor para compensar la distorsión del canal de alta frecuencia. También mejoran la integridad de la señal y alivian la limitación de la longitud del rastro. Estas técnicas de acondicionamiento de señales prolongan la vida útil de los materiales FR - 4 estándar y soportan tasas de datos más altas. Debido a la atenuación de la señal en el material FR - 4, La longitud permitida de la traza se limita a unas pocas pulgadas a 6℃.375 Gbps. La pre - ponderación y la ecualización pueden extenderse a más de 40 pulgadas. Pre - énfasis programable e integración de ecualización en FPGA de alto rendimiento, Por ejemplo, el dispositivo stratix II GX, Esto permite el uso de materiales FR - 4 y la relajación de las restricciones de diseño, como la longitud del rastro, Reducir los costos de la Junta. La función de pre - ponderación puede mejorar eficazmente el componente de alta frecuencia de la señal. The 4-tap pre-emphasis circuit in Stratix II GX reduces signal component scatter (spatial spread from one bit to another). El circuito de pre - ponderación proporciona 500% de pre - ponderación, Cada TAP se puede optimizar a 16 niveles dependiendo de la tasa de datos, Longitud de la trayectoria y características del enlace. Además del nivel de ganancia de entrada, El dispositivo permite a los diseñadores de circuitos tener un nivel de ecualización de 17db, Uso de cualquiera de las 16 etapas del ecualizador para superar la pérdida del tablero. La ecualización y el preacondicionamiento se pueden utilizar para coordinar el entorno o optimizar individualmente enlaces específicos. Los diseñadores pueden cambiar los niveles de pre - ponderación y ecualización en stratix II GX FPGA en tiempo de ejecución del sistema, O configurarlo después de insertar la tarjeta en el backplane u otro chasis. Esto permite a los diseñadores de sistemas establecer automáticamente los niveles de pre - ponderación y ecualización a valores predeterminados de forma flexible.. O, Estos valores se pueden determinar dinámicamente de acuerdo con la ranura en la que el tablero se inserta en el chasis o el tablero trasero.

EMI issues and debugging
EMI caused by a printed circuit board is directly proportional to the change in current or voltage over time, Inductancia en serie del circuito. El diseño eficiente de la placa de circuito puede minimizar el IME, Pero no necesariamente eliminarlo completamente. Eliminar la señal "intruso" o "caliente", Y enviar la señal del plano de referencia adecuado, También ayuda a reducir el IME. , El uso de componentes de montaje de superficie comunes en el mercado actual es también una forma de reducir el IME. Es cada vez más difícil depurar y probar sistemas complejos de alta velocidad PCB Board Diseñado para algunos métodos tradicionales de depuración de placas, Como la sonda de ensayo y el probador de "cama de clavos", Puede no ser aplicable a estos diseños . Este nuevo diseño de alta velocidad puede utilizar la herramienta de prueba JTAG, as í como la programación intra - sistema y la función de auto - prueba incorporada que FPGA puede tener. Designers should use the same guidelines to set the JTAG test clock input (TCK) signal as the system clock. Además, Es importante minimizar la longitud de la cadena de escaneo JTAG entre la salida de datos de prueba de un dispositivo y la entrada de datos de prueba de otro dispositivo. El éxito del diseño de FPGA integrado de alta velocidad requiere una amplia gama de prácticas de diseño de tableros de alta velocidad, Y la comprensión de la función FPGA (como la salida de PIN), Placas y pilas, Diseño del tablero, Modo de terminación. También es importante utilizar correctamente el preacondicionamiento y la Ecualización del transceptor integrado. Estos puntos se combinan para lograr un diseño fiable y una manufacturabilidad estable.. Considere cuidadosamente todos estos factores, Combinar la simulación y el análisis adecuados, Puede reducir la probabilidad de accidentes PCB Board Prototipos que ayudarán a reducir la presión sobre los proyectos de desarrollo de la Junta.