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Blog de PCB - Puntos clave para el diseño de placas de PCB con FPGA

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Puntos clave para el diseño de placas de PCB con FPGA

2022-03-28
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Author:pcb

A medida que los conjuntos de puertas programables en campo (fpgas) se convierten en sistemas en chip realmente programables, la tarea de diseñar placas de circuito impreso con estos chips se vuelve más complicada. La densidad actual del Circuito de millones de puertas y la velocidad de datos del transceptor por encima de los 6 Gbps y otras consideraciones afectan el diseño mecánico y eléctrico a nivel de placa de los desarrolladores del sistema. El chip, el encapsulamiento del CHIP y la placa de circuito forman un sistema estrechamente conectado, en el que para realizar plenamente las funciones de la fpga, es necesario diseñar cuidadosamente la placa de circuito impreso. Al diseñar con un FPGAs de alta velocidad, es crucial considerar varios problemas de diseño antes y durante el desarrollo de la placa. Estas medidas incluyen: reducir el ruido del sistema filtrando y distribuyendo uniformemente suficiente potencia en todos los equipos en el pcb; Terminar adecuadamente el cable de señal para minimizar la reflexión; Minimizar la conversación cruzada entre los rastros en la placa; Reducir el impacto del rebote del suelo y la reducción de la VCC (también conocida como depresión de la vcc); Coincide correctamente con la resistencia de la línea de señal de alta velocidad. Cualquiera que diseñe un encapsulamiento IC para un FPGAs de alto rendimiento debe prestar especial atención al equilibrio entre la integridad de la señal y la versatilidad de todos los usuarios y aplicaciones. Por ejemplo, el dispositivo stratix II GX de altera está encapsulado en 1508 Pines y tiene una tensión de funcionamiento tan baja como 1,2v, con 734 canales estándar de E / S y 71 canales de señal diferencial de baja tensión (lvds). También cuenta con 20 transceptores de alta velocidad que admiten velocidades de datos de hasta 6375gbps. esto permite a la arquitectura soportar muchos estándares de redes de alta velocidad y autobuses de comunicación, incluyendo PCI Express y seriallite II.


Tablero de PCB


En el diseño del tablero de pcb, los usuarios pueden reducir las conversaciones cruzadas optimizando los pines. Los pines de señal deben estar lo más cerca posible de los pines de tierra para reducir la longitud del anillo dentro del paquete, especialmente para el I / o crítico de alta velocidad. En los sistemas de alta velocidad, la principal fuente de conversación cruzada es el acoplamiento inductor entre las rutas de señal dentro del paquete. Al convertir la salida, la señal debe encontrar una ruta de retorno a través del plano de alimentación / tierra. Los cambios de corriente en el circuito generan un campo magnético que genera ruido en otros pines de E / s cerca del circuito. Esta situación se agrava cuando la salida se convierte al mismo tiempo. Debido a que cuanto más pequeño sea el círculo, menor será la inducción, por lo que el encapsulamiento de la fuente de alimentación o el pin de tierra cerca de cada pin de señal de alta velocidad puede minimizar el impacto de la conversación cruzada en el pin de E / S cercano. Para reducir el costo de la placa y mejorar la integridad de la señal del sistema de todas las rutas de señal, es necesario diseñar y construir cuidadosamente el material de la placa, el número de capas (apilamiento) y el diseño. Enviar cientos de señales desde la FPGAs a la placa de circuito o alrededor de la placa de circuito es una tarea difícil que requiere el uso de herramientas EDA para optimizar el diseño de los pines y chips. A veces, un encapsulamiento un poco más grande de la FPGAs puede reducir el costo de la placa porque reduce el número de capas en la placa y otras restricciones de procesamiento de la placa. la ruta de señal de alta velocidad en la placa de pcb, representada por trazas de placa muy sensibles a la interrupción, como el paso entre la capa de La placa y el conector de la placa. Estas y otras interrupciones reducen la velocidad del borde de la señal, lo que provoca reflejos. Por lo tanto, el diseñador debe evitar cruzar el agujero y cruzar la línea corta del agujero. Si el paso por el agujero es inevitable, mantenga el cable del paso por el agujero lo más corto posible. Al enrutar la señal diferencial, se utiliza el agujero de la misma estructura para cada camino del par diferencial; Esto hace que la interrupción de la señal causada por el agujero esté en modo común. Si es posible, use el pase ciego en el pase convencional o use la perforación inversa, ya que la pérdida en la raíz del pase reducirá la interrupción.

Para mejorar la integridad de la señal de la señal del reloj, se deben seguir las siguientes pautas: mantener la señal del reloj en la capa de una sola placa en la medida de lo posible antes de enviarla al componente de la placa; Siempre use el plano como plano de referencia. Se envía una señal de borde rápido a lo largo de la capa interior adyacente al plano de tierra para controlar la resistencia y reducir el emi. Terminar adecuadamente la señal del reloj para minimizar la reflexión. Rastreo de reloj punto a punto. algunas fpgas, como la serie stratix II gx, tienen resistencias terminales en serie en chip que admiten una variedad de estándares de E / S. Estas resistencias en chip se pueden configurar en resistencias de un solo extremo de 25 o 50 Ohm y admiten estándares de E / s de un solo extremo lvttl, lvcmos y SSTL - 18 o SSTL - 2; Además, las entradas LVDS de 100 Ohm y hypertransport admiten resistencias de emparejamiento diferencial en chip. El transceptor diferencial I / o tiene resistencias en chip programables en 100, 120 o 150 ohms y está calibrado y reflejado automáticamente. El uso de resistencias internas en lugar de equipos externos tiene varios beneficios para el sistema. Los terminales en chip mejoran la integridad de la señal eliminando el efecto de alambre y logrando la reflexión en la línea de transmisión. La conexión superior de la placa también minimiza el número de componentes externos necesarios, permitiendo a los diseñadores usar menos resistencias, menos rastros de placa y menos espacio de placa. De esta manera, se puede simplificar el diseño, acortar el ciclo de diseño y reducir el costo del sistema. Debido a que hay menos componentes en la placa, la fiabilidad de la placa también se ha mejorado. En el diseño de la placa de circuito, hay varias guías sobre el cableado de líneas de MICROSTRIP y tiras para minimizar las conversaciones cruzadas. Para el diseño de la línea de doble banda, el cableado se realiza en dos capas de placas interiores, y hay planos de referencia de voltaje en ambos lados. En este momento, todos los cables de las capas adyacentes utilizan la tecnología de cableado ortogonal para maximizar el medio entre las dos capas de señal. Espesor del material y normalizar la distancia entre cada capa de señal y su plano de referencia adyacente, manteniendo al mismo tiempo la resistencia necesaria. el espaciamiento de la trazabilidad de la Guía de cableado de MICROSTRIP o banda es al menos tres veces el espesor de la capa dieléctrica entre las capas de cableado de la placa; Utilice herramientas de simulación para simular su comportamiento de antemano. Para las redes de alta velocidad críticas, se utilizan topologías diferenciales en lugar de topologías de un solo extremo para minimizar el impacto del ruido de modo común. Dentro de las limitaciones de diseño, trate de coincidir con los pines positivos y negativos de la ruta de señal diferencial. Para reducir el efecto de acoplamiento de la señal de un solo extremo, deje un espaciamiento adecuado (más del triple del ancho del rastro) o enrutar en diferentes capas de tablero (las capas adyacentes son ortonormales entre sí). Además, el uso de herramientas de simulación es una buena manera de cumplir con los requisitos de distancia. Minimizar la longitud paralela entre los terminales de señal.


El ruido de conversión simultánea, las tasas de datos de reloj e I / o aumentan con la correspondiente disminución del número de conversiones de salida y el correspondiente aumento de la corriente instantánea durante la descarga y carga del canal de señal. estas corrientes provocan un repunte de la puesta a tierra a nivel de placa, es decir, un aumento / descenso instantáneo de la tensión de puesta a tierra / vcc. Las grandes corrientes transitorias procedentes de fuentes de alimentación no ideales pueden provocar un descenso instantáneo del VCC (descenso o descenso del vcc). A continuación se dan varias buenas reglas de diseño de placas de circuito para ayudar a reducir el impacto de estos ruidos de transición simultáneos. Configurar los pines de E / s no utilizados como salida y accionarlos a un nivel bajo para reducir el rebote del suelo. minimizar el número de pines de salida convertidos simultáneamente y distribuirlos uniformemente en la parte de E / s de la fpgas. Cuando no se necesitan altas tasas de borde, se utilizan bajas tasas de conversión en la salida de la fpgas. colocar el VCC entre las formaciones de conexión de las placas multicapa para eliminar el impacto de los rastros de alta velocidad en cada capa. Todas las capas de placas se destinan exclusivamente a la VCC y a la puesta a tierra para que estos planos tengan resistencias e inductores, proporcionen fuentes de baja inducción con menor capacidad y ruido y devuelvan señales lógicas en capas de señal adyacentes a estos planos. igualar el diseño de la FPGA PC

La función de transceptor de alta velocidad de FPGAs lo convierte en un componente eficiente del sistema en chips programables, pero también plantean desafíos únicos para los diseñadores de placas de circuito. Un problema clave, especialmente relacionado con el diseño, es la pérdida de transmisión relacionada con la frecuencia, causada principalmente por el efecto cutáneo y la pérdida dieléctrica. Cuando las señales de alta frecuencia se cargan y transmiten en la superficie del conductor (como el rastro de la placa de pcb), debido a la autoinducción del cable, se produce un efecto cutáneo. Este efecto reduce el área efectiva de conducción del cable y atenúa el componente de alta frecuencia de la señal. La pérdida dieléctrica es causada por el efecto capacitivo del material dieléctrico intercalar. el efecto cutáneo es proporcional a la raíz cuadrada de la frecuencia, mientras que la pérdida dieléctrica es proporcional a la frecuencia; Por lo tanto, la pérdida dieléctrica es el principal mecanismo de pérdida de la atenuación de la señal de alta frecuencia. cuanto mayor sea la tasa de datos, más grave será el efecto cutáneo y la pérdida dieléctrica. La reducción del nivel de señal en el enlace es aceptable para el sistema de 1gbps, pero no para el sistema de 6gbps.


Hoy en día, sin embargo, los transceptores tienen funciones de preacondicionamiento del transmisor y de igualación del receptor para compensar la distorsión del canal de alta frecuencia. también mejoran la integridad de la señal y reducen los límites de longitud de seguimiento. Estas técnicas de regulación de señales alargan la vida útil del material estándar FR - 4 y admiten mayores tasas de datos. Debido a la atenuación de la señal en el material FR - 4, cuando se trabaja en 6375gbps, la longitud permitida de la traza se limita a unas pocas pulgadas. la precotización y la igualación pueden extenderla por encima de las 40 pulgadas. El prepago y la igualación programables se integran en algunas FPGAs de alto rendimiento, como los dispositivos stratix II gx, que permiten el uso de materiales FR - 4 y relajan las restricciones de diseño, como la longitud de la pista, lo que reduce los costos de la placa. La función de preacondicionamiento puede mejorar efectivamente el componente de alta frecuencia de la señal. El circuito preajustado de 4 tomas en stratix II GX reduce la dispersión del componente de señal (expansión espacial de un bit a otro). El circuito de preacondicionamiento proporciona un preacondicionamiento del 500%, y cada grifo se puede optimizar a 16 niveles en función de la velocidad de datos, la longitud del rastro y las características del enlace. Además del nivel de ganancia de entrada, el dispositivo permite al diseñador de la placa usar Cualquiera de los 16 niveles de igualador para superar la pérdida de la placa, con lo que tiene un nivel de igualación de 17 db. La igualación y la preescalada se pueden utilizar en un entorno de conciertos o se pueden optimizar enlaces específicos por separado. Los diseñadores pueden cambiar el nivel de preenfasión y equilibrio en stratix II GX FPGAs durante el funcionamiento del sistema o durante la configuración de la tarjeta después de insertar el tablero trasero u otro gabinete. Esto proporciona a los diseñadores del sistema la flexibilidad para establecer automáticamente el nivel de prepago y equilibrio a los valores predeterminados. De lo contrario, estos valores se pueden determinar dinámicamente en función de la ranura en la que la placa de circuito se inserta en el Gabinete o en la placa posterior. los problemas EMI causados por la placa de circuito impreso y la puesta en marcha del EMI son proporcionales a los cambios de corriente o voltaje con el tiempo y a la inducción en serie del circuito. El diseño eficiente de la placa de circuito amenaza con minimizar el emi, pero no necesariamente eliminarlo por completo. Eliminar las señales "invasoras" o "calientes" y enviarlas con una referencia correcta al plano del suelo también ayuda a reducir el ime, y el uso de componentes de montaje de superficie comunes en el mercado actual también es una forma de reducir el ime. Cada vez es más difícil depurar y probar diseños complejos de placas de PCB de alta velocidad, ya que algunos métodos tradicionales de depuración de placas, como sondas de prueba y probadores de "cama de clavos", pueden no ser adecuados para estos diseños. Este nuevo diseño de alta velocidad puede aprovechar la herramienta de prueba jtag, que tiene la programación intrasistema y las funciones de autoinspección incorporadas que puede tener la fpgas. El diseñador debe utilizar la misma guía para configurar la señal de entrada del reloj de prueba JTAG (tck) como reloj del sistema. Además, es importante mantener la longitud mínima de seguimiento de la cadena de escaneo JTAG entre la salida de datos de prueba de un dispositivo y la entrada de datos de prueba de otro.


El diseño exitoso con una FPGAs de alta velocidad integrada requiere una amplia práctica de diseño de placas de alta velocidad, así como una comprensión sólida de las funciones de la fpgas, como pins, materiales y apilamiento de placas, diseño de placas y modos de terminación. También es importante el uso correcto de la precondición y la igualación de los transceptores incorporados. La combinación de los puntos anteriores ha logrado un diseño confiable con manufacturabilidad estable. Una cuidadosa consideración de todos estos factores, junto con las simulaciones y análisis adecuados, puede reducir la posibilidad de accidentes en los prototipos de placas de PCB y ayudar a reducir la presión sobre los proyectos de desarrollo de placas.