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Diseño del Circuito de hardware del probador de PCB basado en FPGA
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Diseño del Circuito de hardware del probador de PCB basado en FPGA

Diseño del Circuito de hardware del probador de PCB basado en FPGA

2022-07-19
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Author:pcb

Para mejorar la velocidad de ensayo PCB Board Máquina de ensayo, Diseño simplificado de PCB, Mejora de la reconfiguración del sistema y la conveniencia del trasplante de algoritmos de prueba, Diseño de un sistema de control de hardware basado en microcomputador de un solo chip PCB Board Se propone una máquina de ensayo basada en FPGA.. En diseño, the field programmable gate array (FPGA) EP1K50 of Altera Corporation is selected, El diseño de hardware y la depuración del sistema de control se realizan utilizando la herramienta de diseño EDA synplify., Modelo modelsim, Quarters II, Verilog hardware description language, Resuelve el problema de que el circuito tradicional es difícil de realizar.. . Principios básicos de las pruebas PCB Board La máquina de medición óptica es la Ley de Ohm. El método de ensayo consiste en añadir una cierta tensión de ensayo entre los puntos de ensayo., Utilice el circuito de decodificación para seleccionar el PCB Board, Y obtener el valor de resistencia correspondiente entre dos puntos. Señal de tensión, A través del Circuito de comparación de tensión, Prueba de resistencia o conductividad entre dos puntos. Repita los pasos anteriores varias veces para probar todo el tablero. Debido al gran número de puntos de prueba, Máquina de ensayo general superior a 2048 puntos, El circuito de control de pruebas es más complejo. Los métodos de búsqueda y conmutación de los puntos de ensayo afectan directamente a la velocidad de ensayo de la máquina de ensayo. Este trabajo estudia el diseño del sistema de control de hardware basado en FPGA..

PCB Board

Sistema de control de hardware

El proceso de prueba es controlar el circuito de prueba bajo el control del host para abrir diferentes interruptores de prueba. El sistema de prueba se compone de PC 104, lógica de control de prueba (implementada por FPGA) y circuito de prueba de alta tensión. Entre ellos, el ordenador anfitrión completa principalmente la interacción humano - ordenador, el algoritmo de prueba, el procesamiento de datos de prueba, la salida de control y otras funciones. FPGA controla el circuito de prueba de alta tensión para completar el proceso de prueba de PCB. El sistema utiliza pc104 como ordenador anfitrión y FPGA como ordenador anfitrión para controlar las pruebas a través del bus pc104.

Circuito de interfaz entre FPGA y pc104

El bus pc104 es un bus de control industrial especialmente definido para el control integrado, cuya definición de señal es básicamente la misma que la del bus ISA. El bus pc104 tiene cuatro ciclos de bus, a saber, el ciclo de bus de 8 bits, el ciclo de bus de 16 bits, el ciclo de bus DMA y el ciclo de bus Refresh. El período de bus de entrada / salida de 16 bits es de 3 ciclos de reloj, y el período de bus de entrada / salida de 8 bits es de 6 ciclos de reloj. Para mejorar la velocidad de comunicación, el bus Isa adopta el modo de comunicación de 16 bits, es decir, el modo de E / s de 16 bits. Con el fin de hacer pleno uso de los recursos de pc104, después de extender el bus del sistema de pc104, la FPGA se configura en línea. Durante el funcionamiento normal, la FPGA se comunica con FPGA a través del bus pc104.


Interfaz entre FPGA y dispositivos serie A / D y D / a

De acuerdo con los requisitos de diseño del sistema del probador, es necesario probar la tensión de ensayo y la tensión de referencia de dos canales, es decir, al menos tres canales de conversión a / D. La tensión de referencia de los dos circuitos de comparación es salida por D / A, por lo que el canal d / A del sistema necesita dos canales. Con el fin de reducir el número de líneas de señal de control de A / D y D / A, se seleccionaron los dispositivos serie A / D y D / A. En combinación con el rendimiento, el precio y otros factores, el dispositivo A / D seleccionado es tlc2543, y el dispositivo D / a es tlv5618. Tlv5618 es un doble DAC de salida de tensión de 12 bits, con una entrada de referencia tamponada (alta impedancia) de ti, controlado digitalmente por un bus serie CMOS compatible de 3 hilos. El dispositivo acepta una palabra de comando de 16 bits y genera dos salidas analógicas D / A. Tlv5618 sólo tiene un ciclo de entrada / salida, determinado por el reloj externo SCL K, que dura 16 ciclos de reloj, escribe la palabra de comando en el registro de chip, y realiza la conversión D / a después de completar. Tlv5618 lee las palabras de comando desde el borde descendente del CS y lee los datos desde el borde descendente del siguiente sclk. Después de leer los datos de 16 bits, entra en el ciclo de conversión hasta que aparece el siguiente borde descendente de CS. Tlc2543 es un convertidor A / D de aproximación sucesiva de condensadores conmutados de 12 bits con control serial y 11 entradas de ti. El convertidor en chip tiene las características de alta velocidad, alta precisión y bajo ruido. El proceso de trabajo de TLC 2543 se divide en dos períodos: el período de entrada / salida y el período de conversión. El ciclo de entrada / salida es determinado por el reloj externo sclk, que dura 8, 12 o 16 ciclos de reloj, y realiza dos operaciones simultáneamente: en el borde ascendente del sclk, los datos de 8 bits se introducen en el registro en chip en modo msb; Salida en modo msb en el borde descendente de los resultados de conversión de 8, 12 y 16 bits de sclk. El período de conversión comienza con el borde descendente de sclk en el período de entrada / salida hasta que la señal EOC se hace más alta, lo que indica que la conversión está completa. Con el fin de coincidir con el período de entrada / salida de tlv5618, se utiliza el método msb y el tiempo de transmisión de 16 relojes de CS.


Dado que ambos dispositivos son interfaces SPI, pueden conectarse al mismo bus SPI y funcionar en diferentes dispositivos a través de diferentes señales de selección de chips. Debido a la complejidad del Protocolo de interfaz SPI, como se muestra en la figura 3, la sincronización de los dos dispositivos no utiliza todas las interfaces SPI. Con el fin de realizar el tiempo de acuerdo con la lógica anterior y reducir el desperdicio de recursos FPGA en la inspección IP de la interfaz SPI estándar, el método de diseño de la máquina de Estado sincrónico (FSM) fue diseñado por verilog hardware description language, y AdC y DAC fueron escritos para controlar el tiempo. El programa es en realidad una máquina de Estado anidada, la máquina de Estado principal y la máquina de Estado secundaria a través de la línea de control para iniciar el bus para formar una máquina de Estado finito, en diferentes condiciones de señal de entrada con diferentes funciones. Como puede verse en la figura 3, hay cuatro Estados para la operación de Conversión analógica a digital y siete Estados para la operación de Conversión analógica a digital. Varios Estados de los dos Estados son los mismos, por lo que se puede utilizar una máquina de Estado finito para realizar operaciones seriales A / D y D / A. El programa es en realidad una máquina de Estado anidada. La máquina de Estado maestro y la máquina de Estado esclavo forman una máquina de Estado finito más compleja a través del bus de control que se inicia, y tienen diferentes funciones bajo diferentes señales de entrada. El reloj de accionamiento (sclk) y el bus de datos (si, so) son compartidos por las operaciones A / D y D / A. Debido a que el ciclo de escritura de la Operación tiene 16 ciclos de reloj y el ciclo de lectura tiene 12 ciclos de reloj, el módulo se completa en tres máquinas de Estado finito anidadas. En el diseño del sistema, las operaciones ad y da se encapsulan en un solo módulo, y el módulo de control superior produce la palabra de comando y la señal de control para iniciar las operaciones correspondientes del módulo. Una vez completada la operación (en estado de inactividad), el módulo envía la señal de Estado correspondiente al módulo superior.


Marco de programación FPGA

El programa FPGA en chip es la clave para el funcionamiento correcto de todo el sistema de prueba. De acuerdo con el principio de diseño FPGA de arriba hacia abajo, el sistema se divide en cinco módulos independientes, a saber, el módulo de comunicación (ISA), el módulo de prueba (Test), el módulo AD / da, el módulo de decodificación (decodificador) y el módulo de control Ram (ramctl). Módulo Isa: módulo de comunicación y control del sistema, para completar la comunicación con el host, la interpretación de la palabra de comando, la generación de señales de control, etc. el sistema inicia el módulo Adda, de acuerdo con la resistencia de conducción transmitida por el host, tensión de aislamiento y otros parámetros, para completar la salida de tensión de referencia; Inicie el módulo de prueba y complete el proceso de prueba de acuerdo con el comando de prueba. Los datos se transmiten entre múltiples máquinas estatales sincrónicas, lo que hace más difícil controlar la comunicación de datos y la sincronización de datos entre múltiples procesos. Módulo de control Ram: antes del inicio de la prueba, el host transmite la información del punto de prueba al módulo Isa a través del bus, y el módulo Isa la almacena en Ram en chip; Una vez completada la prueba, los resultados de la prueba en Ram se transmiten al host. Durante la prueba, el módulo de prueba abre el interruptor de prueba correspondiente leyendo la información del punto de prueba en Ram, y luego guarda los resultados de la prueba en Ram. Por lo tanto, ambos módulos necesitan leer y escribir Ram para realizar el intercambio de datos entre los dos módulos, lo que requiere una señal de control para conectar dos conjuntos de líneas de señal de lectura y escritura al módulo RAM, el módulo de control Ram para completar esta función. Módulo de prueba: Aunque hay varios procedimientos de prueba, como la prueba automática de la tarjeta de conmutación, la prueba de continuidad, la prueba de aislamiento, etc., el procedimiento de prueba es el mismo, es decir, el escaneo de prueba. El proceso de prueba es: a ñadir una tensión de referencia al circuito de comparación - encender el punto de prueba - retrasar - leer los resultados del comparador - probar otro conjunto de puntos de prueba. El módulo entra en diferentes procedimientos de prueba de acuerdo a diferentes códigos de operación. Los resultados de las pruebas y los números de los puntos de prueba juntos forman datos de 13 bits y se almacenan en Ram, sobrescribiendo la información de los números de los puntos de prueba originales.


Decoding module (DECODER): This module hangs after the test module (TEST), Completa el mapeo del número de interruptor al circuito real. Debido a la forma diferente de la matriz de pin de prueba, el diseño de hardware del Circuito de decodificación y el circuito de control es diferente., La información del interruptor de ensayo del módulo superior no puede utilizarse directamente para controlar la salida del Circuito del interruptor de ensayo.. El módulo de decodificación completa la conversión entre los dos. AD/DA module (AD/DA): Design the SPI bus interface to operate the A/D y d/Equipo a, the module is started with the allowable (adorable, damnable) signal and the busy signal is used as the conversion completion flag signal. D/Operaciones encapsuladas en relación con otros módulos. Cada módulo del sistema está escrito en el lenguaje de descripción de hardware verilog, and multiple layers of nested synchronous state machines (FSM) are used to complete the logic function of the whole system; each module uses the simulation tool Modelsim to complete the function simulation of the module, El sistema utiliza quartus II, una herramienta de enrutamiento integrada de alterações, para completar las pruebas funcionales, la simulación post - sistema y la síntesis, Cableado, Y hacer pleno uso del módulo de optimización del núcleo IP proporcionado por altera; El diseño del nivel superior adopta el método de entrada del diagrama de bloques, Los flujos de datos entre módulos se representan más directamente mediante diagramas de bloques. . Sistema de control de hardware PCB Board La máquina de ensayo basada en FPGA mejora la velocidad de ensayo PCB Board Y simplifica el diseño del circuito. Además, Debido a las características reconfigurables de FPGA, El algoritmo de software y la estructura de hardware del sistema se optimizan y mejoran, y tiene buenas perspectivas de aplicación. PCB Board.