Tecnología de PCB - Pasos para establecer las reglas de restricción Allegro en el diseño de PCB

En el diseño y cableado de PCB de alta velocidad, generalmente se requiere una coincidencia de longitud de línea. En este momento, es necesario establecer reglas de restricción y asignarlas a varios grupos de red. A continuación, tomemos DDR como ejemplo para ilustrar los pasos específicos para establecer estas restricciones.

1. requisitos de diseño y cableado de PCB

Reloj ddr: 10 mil de ancho de línea, 5 mil de distancia interior y 30 mil de distancia exterior. Se necesita un diseño diferencial de PCB y cableado, y el error de cableado diferencial debe coincidir con precisión, permitiendo dentro de + 20 mil.

Dirección ddr, selección de chips y otras líneas de control: 5 mil de ancho de línea, 15 mil de distancia interior y 20 mil de distancia exterior, deben ser topologías de cadena de crisantemo, 1000 - 2500 mil más largas que las líneas ddrck y no deben ser menos cortas

Línea de datos ddr, ddrdqs, línea ddrdm: 5 mil de ancho de línea, 15 mil de distancia interior, 20 mil de distancia exterior, preferiblemente diseñado y cableado en la misma capa de pcb. La diferencia de longitud de la línea entre la línea de datos y la línea de reloj se controla dentro de 50 mils.

2. establecer diferentes restricciones en el diseño de PCB Allegro de acuerdo con los requisitos anteriores

Para el ancho de línea (física), solo es necesario establecer 3 restricciones: DDR clk, DDR addr, DDR data

Después de establecer las restricciones anteriores, puede agregar estas restricciones a la red. Haga clic en agregar... En el conjunto de reglas físicas, luego haga clic en más en el panel de control a la derecha,

Aparece el cuadro de diálogo

Encuentre ckn0 y ckp0, haga clic en la aplicación y aparecerá

Seleccione Net Physical type en la lista izquierda, introduzca DDR CLK en el espacio derecho y haga clic en la aplicación para aparecer.

Es decir, estas dos redes agregan el atributo Net Physical style, cuyo valor es DDR clk.

Del mismo modo, puede configurar Net Physical type de la línea de datos ddr, la línea de acceso a datos y la línea de blindaje de datos a DDR data, y Net Physical type de la línea de dirección ddr, la línea de selección de chips y otras líneas de control a Dr addr.

Una vez completados los pasos anteriores, las restricciones establecidas deben asignarse a estos grupos de red.

Haga clic en la tabla de asignación...

Aparece el cuadro de diálogo

Elegir sus propias restricciones físicas para diferentes grupos de señales

¿Alguien puede preguntarse, ¿ por qué hay áreas 0 y 1? Esto se debe a que estas restricciones son imposibles de lograr en algunos lugares. Por ejemplo, en una CPU encapsulada por bga, cuando salen los cables, el espaciamiento de las líneas no puede alcanzar los 30, 20 o incluso 10 milímetros. En estos lugares, si sigues esta restricción, es imposible eliminar el DRC en el pcb. En este momento, una solución es clasificar estos lugares como una habitación y luego añadirles atributos de habitación (es decir, el nombre de la zona de la habitación 0, 1, etc.). para estas habitaciones, establezca las restricciones adecuadas (ibid.).

En cuanto al espaciado de líneas, dado que cada espaciado de líneas se divide en espaciado dentro y fuera del grupo, hay un total de 6 restricciones:

DDR CLK inter, DDR clk2outer,

Solo es necesario establecer líneas y líneas para estas seis restricciones y establecerlas de acuerdo con los requisitos anteriores, respectivamente.

El resto de pasos son los mismos que se establecen en la física. Pero en este momento, la tabla de asignación se convierte en la siguiente tabla.

Lo anterior es más detallado sobre los pasos de configuración de las reglas de restricción Allegro para el diseño de pcb.