Titik utama untuk merancang papan PCB dengan FPGA kelajuan tinggi

As field programmable gate arrays (FPGAs) have evolved into true programmable system-on-chips, tugas merancang papan sirkuit dicetakdengan cip ini menjadi lebih kompleks. Kepadatan sirkuit semasa jutaan gerbang dan kadar data penerima lebih dari 6 Gbps dan pertimbangan lain mempengaruhi usaha desain aras papan mekanik dan elektrik pembangun sistem. Die, pakej cip dan papan sirkuit membentuk sistem yang tersambung dengan ketat, dalam sistem ini, untuk menyedari sepenuhnya fungsi FPGA, the Papan PCB perlu direka dengan hati-hati. Bila merancang dengan FPGA kelajuan tinggi, penting untuk mempertimbangkan beberapa isu desain sebelum dan semasa pembangunan papan. These include: reducing system noise by filtering and distributing sufficient power evenly across all devices on the PCB; properly terminating signal lines to minimize reflections; minimizing crosstalk between traces on the board; reducing Effects of ground bounce and Vcc reduction (also known as Vcc sag); correctly matching impedance on high-speed signal lines. Sesiapa yang merancang pakej IC untuk FPGA prestasi yang sangat tinggi mesti memberi perhatian istimewa kepada keseimbangan antara integriti isyarat dan versatility untuk semua pengguna dan aplikasi. Contohnya, Peranti GX Stratix II Altera dalam 1,Pakej 508-pin beroperasi ke 1.2V dan ciri 734 piawai I/Os and 71 low-voltage differential signaling (LVDS) channels. Ia juga mempunyai 20 penerima kelajuan tinggi yang menyokong kadar data sehingga 6.375Gbps. Dalami membenarkan arkitektur untuk menyokong banyak rangkaian kelajuan tinggi dan standar bas komunikasi, including PCI Express and SerialLite II.

In Papan PCB desain, pengguna boleh mengurangkan percakapan salib dengan optimasi pinout. Pin isyarat patut ditempatkan sebanyak mungkin ke pins tanah untuk mengurangi panjang loop dalam pakej, terutama untuk kelajuan tinggi kritik I/O. Dalam sistem kelajuan tinggi, sumber dominan saling bercakap adalah sambungan induktif diantara laluan isyarat dalam pakej. Apabila penggantian output, isyarat mesti cari laluan kembali melalui kuasa/pesawat tanah. Perubahan semasa dalam loop mencipta medan magnetik yang menyebabkan bunyi pada I lain/O pins dekat loop. Situasi ini semakin teruk bila output diubah pada masa yang sama. Kerana semakin kecil loop, semakin kecil induktan, jadi pakej dengan kekuatan atau pins tanah dekat dengan setiap pin isyarat kelajuan tinggi boleh minimumkan kesan perbualan salib di dekat saya/O pins. Untuk mengurangi biaya papan dan memperbaiki integriti isyarat sistem bagi semua laluan isyarat, merancang dan membina bahan papan yang berhati-hati, number of layers (stacking) and layout are required. Menghantar ratusan isyarat dari FPGA ke papan atau sekeliling papan adalah tugas sukar yang memerlukan penggunaan alat EDA untuk optimize pinout dan tempatan cip. Kadang-kadang pakej FPGA yang sedikit lebih besar boleh mengurangkan kos papan kerana ia mengurangkan bilangan lapisan pada papan dan ketat pemprosesan papan lain.

Laluan isyarat kelajuan tinggi pada Papan PCB, mewakili oleh jejak papan yang sangat sensitif kepada gangguan, seperti butang antara lapisan papan dan sambungan papan. Ini dan gangguan lain mengurangkan kadar pinggir isyarat, menyebabkan refleksi. Oleh itu, desainer patut menghindari vias dan melalui barang. Jika kunci tidak dapat dihindari, simpan petunjuk melalui sebaik mungkin pendek. Bila menjalankan isyarat berbeza, guna melalui struktur yang sama untuk setiap laluan pasangan perbezaan; this leaves the signal interruption caused by the via in common mode. Jika boleh, gunakan kunci buta di atas kunci biasa. Atau guna pengeboran belakang kerana akan ada sedikit gangguan disebabkan kehilangan melalui root.
Untuk meningkatkan integriti isyarat isyarat jam, petunjuk berikut patut diikuti: Simpan isyarat jam pada lapisan papan tunggal sebanyak mungkin sebelum ia dihantar ke komponen papan; always use a plane as the reference plane. Hantar isyarat tepi pantas sepanjang lapisan dalaman bersebelahan dengan pesawat tanah untuk mengawal impedance dan mengurangi EMI. Matikan isyarat jam dengan betul untuk minimumkan refleksi. Guna jejak jam titik ke titik.

Beberapa FPGA, seperti keluarga GX Stratix II, mempunyai pemberontak pembatasan seri pada cip yang menyokong beberapa I/Piawai O. Penolak pada cip ini boleh ditetapkan sebagai 25 ohm atau 50 ohm penolak satu-akhir dan menyokong LVTTL, LVCMOS, dan SSTL-18 atau SSTL-2 satu-akhir I/piawai O; tambahan, Input LVDS 100 ohm dan HyperTransport disokong pembezaan perbezaan pada cip. Penerima perbezaan I/O mempunyai resisten pada cip boleh diprogram hingga 100, 120 atau 150 ohm dan berkalibrat secara automatik dan merefleksikan. Using internal resistors instead of external devices has several benefits to the system. Pembatasan cip meningkatkan integriti isyarat dengan menghapuskan kesan utama dan membolehkan refleksi pada garis penghantaran. Penghentian cip juga mengurangi bilangan komponen luaran yang diperlukan, membenarkan para desainer menggunakan lebih sedikit penangkap, kurang jejak papan, dan kurang ruang papan. Dengan cara ini, bentangan boleh diperhatikan, siklus desain boleh dikurangkan, dan biaya sistem boleh dikurangkan. Kekepercayaan papan juga ditambah kerana kurang komponen di papan. Dalam rekaan papan, terdapat beberapa panduan untuk menjalankan microstrip dan garis strip untuk minimumkan percakapan salib. Untuk bentangan garis garis-garis ganda, kabel dilakukan pada papan dalaman dua lapisan, dan ada permukaan rujukan tegangan di kedua-dua sisi. Pada masa ini, semua wayar papan lapisan sebelah menggunakan teknologi wayar ortogonal untuk maksimumkan medium antara dua lapisan isyarat. Ketebusan bahan, dan normalisasi jarak antara setiap lapisan isyarat dan lapisan rujukan sebelah, semasa menyimpan impedance yang diperlukan.

Arahan laluan microstrip atau garis strip dengan jarak jejak sekurang-kurangnya tiga kali lebar lapisan dielektrik antara lapisan laluan papan; menggunakan alat simulasi untuk memsimulasikan perilakunya. Guna perbezaan selain dari topologi satu-akhir untuk rangkaian kelajuan tinggi kritik untuk minimumkan kesan bunyi-mod biasa. Dalam had desain, cuba sepadan dengan titik positif dan negatif laluan isyarat perbezaan. Untuk mengurangi kesan sambungan bagi isyarat-hujung tunggal, leave appropriate spacing (greater than three times the trace width), or route on different board layers (adjacent layer routing is orthogonal to each other). Juga, menggunakan alat simulasi adalah cara yang baik untuk memenuhi keperluan ruang. Minimumkan panjang selari antara penghentian isyarat. Bunyi transisi bersamaan, jam dan saya/Kadar data O meningkat dengan pengurangan yang sepadan dalam bilangan transisi output dan meningkat bersamaan dalam arus transisi semasa pengeluaran laluan isyarat dan muatan. Strom ini boleh menyebabkan lompatan tanah aras papan, meningkat sementara/tekanan tanah jatuh/Vcc. Large transient currents from non-ideal power supplies can cause a momentary drop in Vcc (Vcc dip or dip). Beberapa peraturan reka papan yang baik diberikan di bawah untuk membantu mengurangi kesan bunyi transisi serentak ini. Konfigur I yang tidak digunakan/O pins as outputs and drive them low to reduce ground bounce. Minimumkan bilangan pin output transisi bersamaan dan mengedarkannya secara bersamaan sepanjang FPGA I/Seksyen O. Apabila kadar pinggir tinggi tidak diperlukan, guna kadar slew rendah pada output FPGA. Letakkan Vcc diantara pesawat tanah papan berbilang lapisan untuk hapuskan kesan jejak kelajuan tinggi pada setiap lapisan. Mengdedikasikan semua lapisan papan kepada Vcc dan tanah membuat pesawat ini melawan dan induktif, menyediakan sumber induktan rendah dengan kapasitas dan bunyi yang lebih rendah, dan mengembalikan isyarat logik pada lapisan isyarat bersebelahan dengan pesawat ini.

Pre-fokus, equalization
The high-speed transceiver capabilities of FPGAs make them efficient programmable system-on-a-chip components, tetapi mereka juga menghasilkan cabaran unik untuk desainer papan. Masalah kunci, terutama berkaitan dengan bentangan, adalah kehilangan transmisi bergantung pada frekuensi, sebahagian besar disebabkan kesan kulit dan kehilangan dielektrik. When high-frequency signals are transmitted on conductor surfaces (such as Papan PCB traces), kesan kulit berlaku kerana pengaruh wayar. Kesan ini mengurangkan kawasan kondukti efektif wayar, mengurangkan komponen frekuensi tinggi isyarat. Dielectric losses are caused by the capacitive effect of the dielectric material between the layers. Kesan kulit adalah proporsional kepada punca kuasa dua frekuensi, sementara kehilangan dielektrik adalah proporsional dengan frekuensi; Oleh itu, kehilangan dielektrik adalah mekanisme kehilangan dominan untuk penyesalan isyarat frekuensi tinggi. Lebih tinggi kadar data, semakin berat kesan kulit dan kehilangan dielektrik. Pengurangan aras isyarat pada pautan diterima untuk sistem 1Gbps, tetapi tidak boleh diterima untuk sistem 6Gbps. Namun, Penerima ciri penerima hari ini pra-fokus penghantar dan persamaan penerima untuk mengembalikan penyelesaian saluran frekuensi tinggi. Mereka juga meningkatkan integriti isyarat dan mudahkan keterangan panjang jejak. Teknik pengkondisi isyarat ini memperpanjang kehidupan bahan FR-4 piawai dan menyokong kadar data yang lebih tinggi. Sebab pengurangan isyarat dalam bahan FR-4, panjang jejak yang boleh dibenarkan terhadap beberapa inci bila berfungsi pada 6.375Gbps. Pre-fokus dan persamaan boleh memperluasnya ke lebih dari 40 inci. Pra-fokus dan persamaan boleh diprogram disertakan ke dalam beberapa FPGA prestasi tinggi, seperti peranti GX Stratix II, yang membenarkan penggunaan bahan FR-4 dan melepaskan keterangan bentangan seperti panjang jejak, mengurangi kos papan. Fungsi pra-fokus boleh secara efektif meningkatkan komponen frekuensi tinggi isyarat. The 4-tap pre-emphasis circuit in Stratix II GX reduces signal component scatter (spatial spread from one bit to another). Sirkuit pra-fokus menyediakan 500% pra-fokus, dan tiap-tiap tep boleh optimum ke 16 aras bergantung pada kadar data, panjang jejak dan ciri-ciri pautan. Selain tahap pendapatan input, peranti membenarkan perancang papan mempunyai aras persamaan 17dB, menggunakan mana-mana daripada 16 tahap penyewa untuk mengatasi kerugian papan. Persamaan dan prasetokan boleh digunakan dalam persekitaran konsert atau untuk optimasi pautan tertentu secara individu. Penjana boleh ubah aras prafokus dan persamaan dalam FPGAs GX Stratix II semasa sistem berjalan, atau semasa konfigurasi kad selepas ia disisipkan ke dalam pesawat belakang atau chassis lain. Ini memberikan perancang sistem fleksibiliti untuk menetapkan secara automatik aras pra-fokus dan persamaan ke nilai yang ditetapkan sebelumnya. Alternatif, nilai-nilai ini boleh ditentukan secara dinamik berdasarkan slot mana papan dipalam ke dalam chassis atau backplane.

EMI issues and debugging
EMI caused by a printed circuit board is directly proportional to the change in current or voltage over time, dan induktan siri sirkuit. Design papan efisien mempunyai potensi untuk minimumkan EMI, tetapi tidak perlu menghapuskannya sepenuhnya. Membuang isyarat "penyusup" atau "panas", dan menghantar isyarat dengan rujukan yang betul ke pesawat tanah, juga membantu mengurangi EMI. , the use of surface mount components that are common in today's market is also a way to reduce EMI. Ia telah menjadi semakin sukar untuk nyahpepijat dan menguji kelajuan tinggi kompleks Papan PCB reka kerana beberapa kaedah nyahpepijat papan tradisional, seperti sond ujian dan pengujian "Bed-of-nails", mungkin tidak berfungsi untuk rancangan ini . Rancangan kelajuan tinggi baru ini boleh mengambil keuntungan dari alat ujian JTAG dengan pemrograman dalam sistem dan kemampuan ujian-diri terbina yang FPGAs mungkin mempunyai. Designers should use the same guidelines to set the JTAG test clock input (TCK) signal as the system clock. Selain itu, penting untuk menyimpan panjang jejak rantai imbas JTAG antara output data ujian satu peranti dan input data ujian peranti lain ke minimum. Rancangan berjaya dengan FPGAs kelajuan tinggi terkandung memerlukan praktek rancangan papan kelajuan tinggi yang luas, serta pemahaman kuat kemampuan FPGA seperti pinout, bahan papan dan tumpukan, bentangan papan, dan mod penghentian. Penggunaan betul-betul pre-tekanan dan persamaan penerima terbina juga penting. Titik di atas bergabung untuk mencapai rancangan yang boleh dipercayai dengan kemudahan yang stabil. Pertimbangan hati-hati semua faktor ini, bergabung dengan simulasi dan analisis yang tepat, boleh mengurangi kemungkinan kejutan Papan PCB prototip dan akan membantu mengurangi tekanan projek pembangunan papan.