Noticias de PCB - Puntos clave del diseño de placas de circuito FPGAs de alta velocidad

En el diseño de placas de pcb, para minimizar las conversaciones cruzadas, el diseño de las líneas de MICROSTRIP y Banda puede seguir varias pautas. Para el diseño de la línea de doble banda, el cableado se realiza en dos capas de placas interiores, con superficies de referencia de voltaje en ambos lados. En este momento, es mejor utilizar la tecnología de cableado ortogonal para todos los cables de las capas adyacentes para maximizar la distancia entre las dos capas de señal. El grosor del material dieléctrico y minimiza la distancia entre cada capa de señal y su plano de referencia adyacente, manteniendo al mismo tiempo la resistencia necesaria.

Guía de cableado de líneas de MICROSTRIP o tiras

El espaciamiento de la pista es al menos tres veces el espesor de la capa dieléctrica entre las capas de cableado de la placa de circuito; Es mejor usar la herramienta de simulación con antelación para simular su comportamiento.

Para las redes de alta velocidad críticas, se utilizan topologías diferenciales en lugar de topologías de un solo extremo para minimizar el impacto del ruido de modo común. Dentro de las limitaciones de diseño, trate de coincidir con los pines positivos y negativos de la ruta de señal diferencial.

Reducir el efecto de acoplamiento de la señal de un solo extremo, dejando un espaciamiento adecuado (más del triple del ancho del rastro), o cableado en diferentes capas de tablero (los cables de capas adyacentes son ortonormales entre sí). Además, el uso de herramientas de simulación también es una buena manera de cumplir con los requisitos de distancia.

Minimizar la longitud paralela entre las señales de terminación de señal.

Conversión simultánea de ruido

En ese momento, cuando las tasas de datos de reloj e I / o aumentaron, el número de conversiones de salida disminuyó en consecuencia, y la descarga de la ruta de la señal y la corriente instantánea durante la carga aumentaron en consecuencia. Estas corrientes pueden causar un fenómeno de rebote de la tierra a nivel de placa, es decir, el voltaje de la tierra / VCC sube / baja instantáneamente. La gran corriente instantánea de una fuente de alimentación no ideal provocará una caída instantánea del VCC (caída o depresión del vcc). A continuación se dan algunas buenas reglas de diseño de placas de circuito para ayudar a reducir el impacto de estos ruidos de conversión simultánea.

La imagen muestra el número de señales, fuentes de energía y formaciones de tierra recomendadas al aprovechar al máximo el I / o disponible.

Configure los Pins de E / s no utilizados como Pins de salida y los conduzca con baja tensión para reducir el rebote del suelo.

Minimizar el número de pines de salida convertidos simultáneamente para que estén distribuidos uniformemente en la parte I / o de la fpgas.

Cuando no se necesita una alta velocidad de borde, la salida FPGAs selecciona una baja velocidad de conversión.

Inserte el VCC entre los planos de tierra de la placa de circuito impreso multicapa para eliminar el impacto de los rastros de alta velocidad en cada capa.

Minimizar la resistencia y la inducción de estos planos utilizando todas las capas de placas para VCC y puesta a tierra, proporcionando así una fuente de baja inducción con menor capacidad y ruido, y devolver la señal lógica en una capa de señal adyacente a estos planos.

Preenfriamiento, equilibrio

La función de transceptor de alta velocidad de la última FPGAs lo convierte en un componente eficiente del sistema en chip programable, pero también plantea desafíos únicos para los diseñadores de placas de circuito. Un problema clave, especialmente relacionado con el diseño, es la pérdida de transmisión relacionada con la frecuencia, que es causada principalmente por el efecto cutáneo y la pérdida dieléctrica. Cuando la señal de alta frecuencia se transmite en la superficie del conductor (como el rastro de pcb), debido a la autoinducción del cable, se produce un efecto cutáneo. Este efecto reduce el área efectiva de conducción del cable y debilita el componente de alta frecuencia de la señal. La pérdida dieléctrica es causada por el efecto capacitivo del material dieléctrico entre capas. El efecto cutáneo es proporcional a la raíz cuadrada de la frecuencia, y la pérdida dieléctrica es proporcional a la frecuencia; Por lo tanto, la pérdida dieléctrica es el principal mecanismo de pérdida de la atenuación de la señal de alta frecuencia.

Cuanto mayor sea la tasa de datos, más grave será el efecto cutáneo y la pérdida dieléctrica. Para los sistemas de 1gbps, la reducción del nivel de señal en el enlace es aceptable, pero para los sistemas de 6gbps es inaceptable. Sin embargo, los transceptores actuales tienen funciones de preacondicionamiento del transmisor y igualación del receptor para compensar la distorsión del canal de alta frecuencia. También pueden mejorar la integridad de la señal y relajar las restricciones a la longitud del rastro. Estas técnicas de regulación de señales alargan la vida útil del material estándar FR - 4 y pueden soportar mayores tasas de datos. Debido a la atenuación de la señal en el material FR - 4, cuando se trabaja en 6375gbps, la longitud permitida del rastro se limita a unas pocas pulgadas. Las funciones de prepago y equilibrio permiten ampliarlo a más de 40 pulgadas.

Algunas FPGAs de alto rendimiento integran funciones programables de prepago y equilibrio, como los dispositivos stratix II gx, por lo que pueden utilizar materiales FR - 4, relajar la longitud máxima de rastreo y otras restricciones de diseño, y reducir el costo de las placas de pcb. La función de preacondicionamiento puede mejorar efectivamente el componente de alta frecuencia de la señal. El circuito de precotización de 4 tomas en stratix II GX puede reducir la dispersión de los componentes de la señal (expandiéndose de un bit al espacio de otro). El circuito de preacondicionamiento puede proporcionar un preacondicionamiento máximo del 500%. Dependiendo de la velocidad de los datos, la longitud de la pista y las características del enlace, cada grifo se puede optimizar a un máximo de 16 niveles.

El receptor stratix II GX incluye un nivel de ganancia y un igualador lineal para compensar la atenuación de la señal. Además del nivel de ganancia de entrada, el dispositivo también permite a los diseñadores de placas de circuito tener un nivel máximo de equilibrio de 17 dB y puede usar Cualquiera de los 16 niveles de igualador para superar el problema de pérdida de placas de circuito. Las funciones de igualación y preacondicionamiento se pueden utilizar en entornos de conciertos o para optimizar enlaces específicos por separado.

El diseñador puede cambiar la fase de prepago y equilibrio en stratix II GX FPGAs cuando el sistema está en funcionamiento o cuando se configura después de que la tarjeta se inserte en el tablero trasero u otro gabinete. Esto proporciona a los diseñadores del sistema la flexibilidad para establecer automáticamente el nivel de prepago y equilibrio a los valores predeterminados. Además, estos valores también se pueden determinar dinámicamente en función de qué ranura se inserta el tablero en el Gabinete o en el tablero trasero.

Problemas y puesta en marcha del IME

La interferencia electromagnética causada por la placa de circuito impreso es proporcional a la variación de la corriente o voltaje con el tiempo y la inducción en serie del circuito. Un diseño eficiente de la placa de circuito puede minimizar el emi, pero no necesariamente eliminarlo por completo. La eliminación de las señales "invasoras" o "calientes" y el envío de señales con referencia adecuada al plano de tierra también ayudan a reducir el emi. Por último, el uso de componentes de montaje de superficie comunes en el mercado actual también es una forma de reducir el emi.

Cada vez es más difícil depurar y probar diseños complejos de PCB de alta velocidad, ya que algunos métodos tradicionales de depuración de placas, como sondas de prueba y probadores de "cama de clavos", pueden no ser adecuados para estos diseños. Este nuevo diseño de alta velocidad puede aprovechar las herramientas de prueba JTAG con funciones de programación dentro del sistema y las posibles funciones de autoinspección incorporadas de fpgas. El diseñador debe utilizar las mismas pautas para configurar la señal de entrada del reloj de prueba JTAG (tck) como reloj del sistema. Además, también es muy importante minimizar la longitud de la trayectoria de la cadena de escaneo JTAG entre la salida de datos de prueba de un dispositivo y la entrada de datos de prueba de otro.

Para diseñar con éxito con un FPGAs de alta velocidad integrado, necesita una práctica adecuada de diseño de placas de alta velocidad y una comprensión completa de las funciones de fpgas, como la disposición de los pines, el material y apilamiento de las placas de circuito, el diseño de las placas de circuito y el modo terminal. También es muy importante hacer un uso racional de las funciones de precondición y equilibrio de los transceptores incorporados. Los puntos anteriores se pueden combinar para lograr un diseño confiable con manufacturabilidad estable. Una cuidadosa consideración de todos estos factores, junto con la simulación y análisis correctos, puede minimizar la posibilidad de accidentes en el prototipo de placa de circuito y ayudar a reducir la presión sobre el proyecto de desarrollo de la placa de circuito.