Teknologi PCB - Rancangan PCB Allegro constraint rule setting steps

Dalam desain dan kabel PCB kelajuan tinggi, sepadan panjang baris secara umum diperlukan. Pada masa ini, perlu menetapkan peraturan kekangan dan menyerahkan peraturan ini kepada pelbagai kumpulan rangkaian. Berikut mengambil ddr sebagai contoh untuk memperlihatkan langkah-langkah khusus menetapkan keterangan ini.

1. Keperlukan desain dan kabel PCB

Jam DDR: lebar baris 10 mil, ruang dalaman 5 mil, ruang luar 30 mil. Rancangan dan kawat PCB berbeza diperlukan, dan ralat kawat pasangan berbeza mesti sepadan dengan tepat, membolehkan dalam +20mil

Alamat DDR, pilih cip dan baris kawalan lain: lebar baris 5mil, ruang dalaman 15mil, ruang luar 20mil, sepatutnya berada dalam topologi rantai daisy, yang boleh menjadi 1000-2500mil lebih panjang daripada baris ddrclk, dan tidak sepatutnya lebih pendek

Baris data DDR, ddrdqs, baris ddrdm: lebar baris 5mil, ruang dalaman 15mil, ruang luar 20mil, ia adalah terbaik untuk merancang dan laluan pada lapisan yang sama PCB. Perbezaan panjang garis antara garis data dan garis jam dikawal dalam 50 mil.

2. Menurut keperluan di atas, tetapkan keterangan berbeza dalam reka PCB Allegro

Untuk lebar baris (fizikal), hanya 3 keterangan perlu ditetapkan: DDR_CLK, DDR_ADDR, DDR_DATA

Selepas menetapkan keterangan di atas, anda boleh tambah keterangan ini ke jaringan. Klik lampiran... dalam set peraturan fizikal, dan kemudian klik lebih dalam panel kawalan di sebelah kanan,

kotak dialog pop-up

Cari ckn0 dan ckp0, klik laksanakan, ia akan muncul

Pilih NET_PHYSICAL_TYPE dalam senarai di sebelah kiri, masukkan DDR_CLK dalam ruang di sebelah kanan, dan klik laksanakan untuk muncul

Iaitu, dua rangkaian telah menambah atribut NET_PHYSICAL_TYPE, dan nilai adalah DDR_CLK.

Sama seperti, anda boleh tetapkan NET_PHYSICAL_TYPE garis data DDR, garis strobe data dan garis perisai data ke DDR_DATA, dan NET_PHYSICAL_TYPE garis alamat DDR, garis pilihan cip, dan garis kawalan lain ke DDR_ADDR.

Selepas langkah-langkah di atas selesai, halangan yang telah ditetapkan mesti ditugaskan kepada kumpulan rangkaian ini.

Klik jadual tugasan...

kotak dialog pop-up

Pilih keterangan fizik mereka sendiri untuk kumpulan isyarat berbeza

Seseorang mungkin bertanya, mengapa ada area0 dan area1? Ini kerana kewajiban ini mustahil untuk dicapai di beberapa tempat. Contohnya, dalam cpu pakej bga, apabila petunjuk keluar, jarak garis tidak boleh mencapai 30, 20 atau bahkan 10 mils. Di tempat-tempat ini, jika anda mengikut keterangan ini, mustahil untuk menghapuskan drc dalam PCB. Pada masa ini, penyelesaian adalah untuk mengklasifikasikan tempat-tempat ini sebagai bilik, dan kemudian menambahkan atribut bilik kepadanya (iaitu nama area bilik0, 1, dll.). Untuk bilik ini, tetapkan keterangan yang sesuai (ibid.).

Mengenai ruang baris, kerana setiap bahagian menjadi ruang dalam kumpulan dan ruang diluar kumpulan, terdapat 6 kekangan sama sekali:

DDR_CLK_INNER,DDR_CLK_OUTER,

Tetapkan garis ke garis dan garis ke bentuk untuk enam keganasan ini, dan tetapkan ia mengikut keperluan di atas berdasarkan.

Langkah yang tersisa adalah sama dengan tetapan dalam fizik. Tetapi pada masa ini jadual tugas menjadi berikut.

Kandungan tertinggi adalah kandungan terperinci mengenai langkah tetapan peraturan ketat Allegro untuk reka PCB.