Tecnologia PCB - Comprendere il controller dell'esposizione LCD a cristalli liquidi

Con il continuo sviluppo della tecnologia di visualizzazione, i veri display LCD a colori occupano gradualmente una posizione importante nei sistemi di visualizzazione incorporati PCB con i loro vantaggi di alta risoluzione, alto contrasto e alta definizione. Attualmente, ci sono principalmente due modi per realizzare la progettazione e lo sviluppo del controller LCD basato sulla piattaforma incorporata PCB: controller LCD incorporato ARM e dispositivo di controllo indipendente. Tuttavia, entrambe queste due implementazioni presentano carenze. L'uso di controller incorporati può aumentare l'onere sul processore PCB e limitare il frame rate di visualizzazione. I dispositivi di controllo PCB esterni non sono solo costosi, ma anche altamente specifici, il che è difficile. Adattarsi a diversi tipi di schermi LCD.

Sulla base di questo problema, uno schema di progettazione del controller LCD basato su ARM e FPGA è proposto qui. Da un lato, questo schema di progettazione può aumentare la velocità di scrittura della memoria video e ridurre l'onere sul processore azionando il dispositivo Framebuffer sotto LINUX OS. Da un lato, FPGA è utilizzato per realizzare la progettazione del controller LCD, con breve ciclo di sviluppo, basso consumo energetico e portabilità flessibile, che può essere applicato a diversi schermi LCD di piccole e medie dimensioni.

Il sistema consiste principalmente di un microcontrollore, FPGA (controller LCD), unità di archiviazione e interfaccia periferica. Il diagramma a blocchi del sistema è mostrato nella Figura 1.

Il processo di funzionamento del sistema: sotto l'azione del segnale di controllo temporizzato generato dal circuito di generazione temporizzata all'interno della FPGA, il controller LCD legge i dati necessari per la visualizzazione dal microcontrollore attraverso l'interfaccia Framebuffer e li memorizza nel buffer display SRAM. Allo stesso tempo, il display LCD legge i dati del display dalla memoria SRAM del display e visualizza direttamente le informazioni dei dati in tempo reale attraverso il circuito di conversione del formato dati.

Il controller LCD è implementato sulla base di FPGA. Questo programma utilizza la serie EPlC6Q240 di Altera Cvclone (uragano). FPGA ha un'interfaccia I/O ad alta velocità di trasmissione dei dati, che può realizzare un tasso di lettura della memoria di visualizzazione ad alta velocità e migliorare notevolmente il frame rate del display LCD. Allo stesso tempo, FPGA è un dispositivo logico programmabile in grado di implementare complesse operazioni logiche e fornire tempi di controllo complessi. L'esposizione LCD adotta l'esposizione a cristalli liquidi TFT-LCD tipo LQ035Q3DG01, la risoluzione è 320 & TIMes; 240, e il segnale immagine è in formato RGB.

Poiché SRAM ha una velocità di lettura e scrittura più elevata, la cache di visualizzazione di questo schema di progettazione PCB utilizza 1 pezzo di SRAM IS61LV5116AL con una capacità di 512 KB e una velocità di lettura e scrittura di circa 10ns. E la dimensione di visualizzazione di un frame di immagine è di 125 KB (320x240x2/l024), FPGA legge e scrive velocità sulla memoria del display è di circa 200 ns, quindi soddisfa il requisito di sistema.

L'unità di controllo principale progettata e sviluppata dal controller adotta AT9lRM9200 di ATMEL (abbreviato come 9200) come MCU. Il processore PCB si basa sul nucleo ARM920T con una frequenza di lavoro di 180 MHz. Le prestazioni possono raggiungere 200 MI/s e il sistema adotta il sistema operativo LINUX open source. Tuttavia, ARM9, in quanto terminale di controllo del sistema, deve completare una serie di compiti come la raccolta delle informazioni, l'elaborazione e la comunicazione esterna. Se il controller LCD legge anche i dati dalla memoria per la visualizzazione, questo appesantisce il processore e riduce la cache del display. La velocità di lettura dei dati influisce sulla visualizzazione in tempo reale del display LCD. Pertanto, qui viene proposto un metodo applicativo basato sull'interfaccia Framebuffer sotto LINUX OS, che migliora notevolmente la velocità di lettura dei dati dalla memoria del display, migliorando così le prestazioni in tempo reale dell'intero sistema di visualizzazione. La figura 3 mostra il collegamento del circuito di interfaccia AT91RM9200.

La progettazione software del sistema è principalmente divisa in due parti: progettazione del controller LCD basata su FPGA e progettazione del driver Framebuffer sotto LINUX OS.

Il controller LCD di questo design è composto principalmente da moduli quali lettura e scrittura della cache, interfaccia MCU e controllo di temporizzazione LCD.

Secondo il principio dell'esposizione TFT-LCD, i principali segnali di controllo richiesti per la visualizzazione includono il segnale di clock pixel, il segnale PCB di sincronizzazione linea / campo e il segnale di abilitazione. La risoluzione dello schermo di visualizzazione di questo schema è 320x240 ed è necessario progettare la frequenza di aggiornamento del display LCD per essere 60 Hz, cioè, il segnale di sincronizzazione del campo (VSYNC) è 60 Hz. Consiste in un segnale di sincronizzazione linea, quindi il periodo di un segnale di sincronizzazione linea è 1/(60x240) s, e quindi il segnale di sincronizzazione linea (HSYNC) è 15 kHz. Allo stesso modo, il segnale di clock pixel (CK) è 5MHz.

Il modulo IP a loop bloccato di fase (PLL) integrato di FPGA viene utilizzato per dividere il segnale di clock FPGA 50 MHz F_CLK per 10 in un segnale di clock pixel da 5 MHz. Il metodo della macchina di stato viene utilizzato per progettare il modulo di controllo di temporizzazione con il linguaggio di descrizione hardware Verilog, che fornisce i segnali di controllo PCB VSYNC, HSYNC e ENAB che soddisfano i requisiti di temporizzazione per il LCD. Una volta completata la progettazione del PCB, la simulazione di temporizzazione viene completata nell'ambiente QuatuslI e i risultati della simulazione ottenuti soddisfano i requisiti di temporizzazione.

SRAM è un modulo di memoria video. Si può vedere che la trasmissione dei dati PCB tra il controller LCD e il microcontrollore viene letta sotto il controllo dell'orologio ARM, mentre lo schermo LCD legge i dati dalla SRAM sotto il controllo del segnale di clock pixel CK. Puntando al problema della trasmissione dei dati PCB tra diversi domini di clock, questa soluzione adotta il design FPGA per implementare FIFO asincrona da completare.