Notizie PCB - Esperienza di layout hardware

Percorso della linea dell'orologio

1. nessun cablaggio dell'orologio sullo strato superficiale o lunghezza del cablaggio=<500mil (cablaggio critico dello strato superficiale dell'orologio=<200mil); e un piano di terra completo deve essere utilizzato per il riflusso e il ponte non è stato diviso o diviso in croce.

2. nessun altro cablaggio passa attraverso lo strato superiore dell'oscillatore di cristallo e dell'area del circuito di azionamento dell'orologio; (a volte difficile da soddisfare).

3. Evitare altre linee di segnale intorno alla linea di segnale e soddisfare il principio 3W quando necessario (la distanza centrale tra le due linee è 3 volte la larghezza della linea). Questo generalmente non viene considerato quando si stabiliscono linee di dati o linee di indirizzo. E concentrarsi sulla tempistica (uguale lunghezza).

4. Ove possibile, lo strato di potere dovrebbe cercare di soddisfare il principio 20h: cioè, il confine dello strato di potere è 20 volte lo spessore della piastra interna di restringimento rispetto al confine del terreno.

** Regola 20H: Poiché il campo elettrico tra lo strato di potenza e lo strato di terra sta cambiando, l'interferenza elettromagnetica sarà irradiata verso l'esterno dal bordo della scheda. Si chiama effetto bordo. Lo strato di potenza può essere ritirato in modo che il campo elettrico sia condotto solo all'interno dello strato di terra. Prendendo un H (lo spessore del mezzo tra l'alimentazione elettrica e il terreno) come unità, se il restringimento è 20H, il 70% del campo elettrico può essere confinato all'interno del bordo di messa a terra; Se il restringimento è 100H, il 98% del campo elettrico può essere confinato.

5. Soddisfare il principio 3W tra orologi di frequenze diverse

**Regola 3W: Al fine di ridurre l'interferenza tra le linee, la spaziatura tra le linee dovrebbe essere abbastanza grande. Quando la distanza del centro della linea non è inferiore a 3 volte la larghezza della linea, il 70% del campo elettrico può essere mantenuto senza interferenze reciproche, che è chiamata regola 3W. Se si desidera raggiungere il 98% del campo elettrico senza interferire l'uno con l'altro, è possibile utilizzare la regola 10W.

6. Quando lo strato del segnale dell'orologio cambia e anche il piano di riferimento del reflusso cambia, un foro di terra è generalmente posizionato accanto al cambiamento dello strato della linea dell'orologio tramite foro.

7. la distanza tra il cablaggio dell'orologio e l'interfaccia I/O e la barra della maniglia>=1000mil.

8. La lunghezza uguale della linea dell'orologio e del cablaggio dello strato piano adiacente è <=1000mil.

9. La struttura dell'orologio multi-carico dovrebbe essere a forma di stella il più possibile. Nell'attuazione effettiva, il metodo di biforcazione di uguale lunghezza è generalmente utilizzato quando si cammina al centro del punto di carico multiplo.

10. Nel cablaggio SDRAM, la differenza tra la lunghezza di SDCLK e DATA è <=800mil.

11. La velocità di trasmissione tipica della stripline (cablaggio dello strato medio) è 180ps/inch e la linea microstrip (cablaggio superficiale) è 140ps/inch.

Requisiti di cablaggio dell'interfaccia:

1. regole di cablaggio differenziale: parallelo ed equidistante, stesso strato, uguale lunghezza.

2. la lunghezza della rete tra il trasformatore dell'interfaccia e il connettore dell'interfaccia è inferiore a 1000mil.

3. Aggiungere misure di ponte alla linea di ripristino attraverso la segmentazione.

4. Il cablaggio del circuito di interfaccia dovrebbe seguire il principio di protezione prima e filtraggio successivamente.

5. I componenti di isolamento primario e secondario quali trasformatori di interfaccia e optocoupler sono isolati l'uno dall'altro e non c'è percorso di accoppiamento come piani adiacenti e la larghezza di isolamento al piano di riferimento corrispondente è superiore a 100mil.

Impilazione di tavole:

1. Lo strato adiacente dello strato componente è il piano di terra, che fornisce lo strato di schermatura del dispositivo e il piano di riferimento per lo strato di cablaggio a strato fisso.

2. Tutti gli strati di segnale sono il più vicino possibile al piano di terra.

3. Cercate di evitare i 2 livelli di segnale direttamente adiacenti l'uno all'altro.

4. L'alimentatore principale è il più vicino possibile ad esso.

5. Prendere in considerazione la simmetria della struttura laminata.

Altri punti di attenzione del cablaggio:

1. L'ambiente EMC tra lo strato di potenza e lo strato di terra è povero, quindi evitare di posizionare segnali sensibili alle interferenze.

2. Il cavo del segnale non deve avere angoli retti.

3. Posizionare il cablaggio il più vicino possibile ad un piano ed evitare la segmentazione trasversale. Se è necessario segmentare o non può essere vicino al piano di terra di potenza, queste condizioni possono esistere solo nelle linee di segnale a bassa velocità.

Domande sulle competenze di progettazione PCB

1. Nel test EMC, è stato trovato che le armoniche del segnale di clock superavano molto seriamente lo standard, ma il condensatore di disaccoppiamento era collegato al pin di alimentazione. Quali aspetti dovrebbe essere prestata attenzione nella progettazione PCB per sopprimere le radiazioni elettromagnetiche?

I tre elementi dell'EMC sono sorgente di radiazioni, percorso di trasmissione e vittima. Il percorso di propagazione è diviso in propagazione delle radiazioni spaziali e conduzione dei cavi. Quindi, per sopprimere le armoniche, prima guardate il modo in cui si diffonde. Il disaccoppiamento dell'alimentazione elettrica è quello di risolvere la propagazione della modalità di conduzione. Inoltre, sono necessari anche gli abbinamenti e la schermatura necessari.

2. Per un gruppo di bus (indirizzo, dati, comando) per guidare più (fino a 4, 5) dispositivi (FLASH, SDRAM, altre periferiche...), quale metodo viene utilizzato quando il cablaggio PCB?

L'influenza della topologia del cablaggio sull'integrità del segnale si riflette principalmente nell'orario di arrivo del segnale incoerente su ciascun nodo e il segnale riflesso arriva anche a un certo nodo nello stesso tempo, il che causa il deterioramento della qualità del segnale. In generale, in una topologia stellare, è possibile controllare diversi stub della stessa lunghezza per rendere coerenti i ritardi di trasmissione e riflessione del segnale per ottenere una migliore qualità del segnale.

Prima di utilizzare la topologia, è necessario considerare la situazione del nodo topologico del segnale, il principio di funzionamento effettivo e la difficoltà di cablaggio. Buffer differenti hanno effetti incoerenti sulla riflessione del segnale, quindi la topologia stellare non può risolvere il ritardo del bus di indirizzo dati che si collega a flash e sdram, e quindi non può garantire la qualità del segnale; d'altra parte, segnali ad alta velocità generalmente Per la comunicazione tra dsp e sdram, la velocità di caricamento flash non è alta, quindi nella simulazione ad alta velocità, è necessario solo garantire la forma d'onda al nodo in cui il segnale ad alta velocità effettivo funziona efficacemente, senza prestare attenzione alla forma d'onda al flash; La topologia stellare è confrontata con la catena di margherite e altre topologie. In altre parole, il cablaggio è più difficile, soprattutto quando un gran numero di segnali di indirizzo dati utilizza la topologia stellare.

3. nella progettazione PCB, il filo di terra è solitamente diviso in terra protettiva e terra di segnale; La terra di alimentazione è divisa in terra digitale e terra analogica. Perché il filo di terra dovrebbe essere diviso?

Lo scopo di dividere il terreno è principalmente per considerazioni EMC ed è preoccupato che il rumore sulla parte digitale dell'alimentazione elettrica e sul terreno interferisca con altri segnali, in particolare segnali analogici attraverso il percorso di conduzione. Per quanto riguarda la divisione del segnale e del terreno protettivo, è perché la considerazione della scarica statica ESD in EMC è simile al ruolo della messa a terra del parafulmine nella nostra vita. Non importa come lo dividiate, alla fine c'è solo una terra. È solo che il metodo di emissione del rumore è diverso.

4. è necessario aggiungere gli schermi del filo di terra su entrambi i lati durante la fabbricazione dell'orologio?

Se aggiungere o meno un filo di terra schermato dipende dalla situazione crosstalk / EMI sulla scheda, e se il filo di terra schermato non è gestito bene, potrebbe peggiorare la situazione.

5. Come impostare gli strati di una scheda a 4 strati con powerPCB?

È possibile impostare la definizione del livello su

1: nessun piano + componente (rotta superiore)

2: piano a camme o diviso/misto (GND)

3:piano a camme o diviso/misto (potenza)

4: nessun piano+componente (se un componente unilaterale può essere definito come nessun piano+rotta)

Principi di progettazione e layout SDRAM

Rispetto al tradizionale circuito di interfaccia SDRAM. Il circuito SDARM registrato ha vincoli di progettazione relativamente sciolti sui parametri elettrici del circuito e fondamentalmente non ha bisogno di considerare la capacità di guida del chip di controllo principale durante la progettazione; ma poiché la SDRAM registrata è anche un circuito di interfaccia ad alta velocità, il suo design del circuito dovrebbe anche seguire alcune regole per garantire la progettazione L'affidabilità e la stabilità del circuito.

(1) Principi di progettazione

1. Il condensatore di regolazione di fase è progettato all'estremità di ingresso dell'orologio di ogni chip ed il valore di capacità può essere impostato a 10pF, che può essere regolato secondo i dati misurati.

2. Ai pin di dati di ogni chip SDRAM, design serie-collegati resistenze corrispondenti rispettivamente. Il valore di resistenza corrispondente può essere impostato su l0Ω.

3. L'orologio del fermo di ogni chip del fermo adotta diversi orologi di uscita del circuito di espansione dell'orologio.

4. L'orologio di ingresso di ogni chip SDRAM adotta diversi orologi di uscita del circuito di espansione dell'orologio.

5. Il pin di uscita dell'orologio del chip di espansione dell'orologio è progettato per collegare una resistenza corrispondente in serie. Il valore di resistenza corrispondente può essere impostato su l0Ω.

6. Il terminale di uscita del chip del fermo è progettato per essere collegato in serie con resistenza corrispondente. Il valore di resistenza corrispondente può essere impostato su lOΩ.

(2) Norme di cablaggio

1. linea dati SDRAM: Il cablaggio del segnale dati da MPC824l allo stesso chip SDRAM deve essere controllato con la stessa lunghezza e l'errore di lunghezza è controllato entro ±5%.

2. SDRAM indirizzo / linea di controllo: bloccare il chip allo stesso-SDRAM

L'instradamento del segnale di indirizzo/controllo del chip deve essere controllato con uguale lunghezza e l'errore di lunghezza è controllato entro ±5%.

3. l'uscita a 2 vie dell'orologio del fermo dal circuito di espansione dell'orologio al chip del fermo e il suo cablaggio deve essere controllato con la stessa lunghezza e l'errore di lunghezza è controllato entro ±l.27mm.

4. L'uscita dell'orologio a 4 canali dal circuito di espansione dell'orologio al chip SDRAM richiede un controllo di lunghezza uguale e l'errore di lunghezza è controllato entro ±l.27 mm.

5. la lunghezza del segnale di indirizzo/controllo dal chip di chiusura al chip SDRAM è fondamentalmente la stessa della lunghezza della traccia dell'orologio dal circuito di espansione dell'orologio al chip SDRAM corrispondente e l'errore di lunghezza è controllato entro ±5%.

6. la lunghezza della traccia dell'orologio di feedback del circuito di estensione dell'orologio è fondamentalmente la stessa lunghezza della lunghezza media della traccia del circuito di estensione dell'orologio al chip SDRAM e l'errore di lunghezza è controllato entro ±10%.

7. la lunghezza della linea di dati, linea di indirizzo, linea di controllo e linea di orologio tra MPC824l e chip SDRAM è fondamentalmente la stessa lunghezza e l'errore di lunghezza è controllato entro ±10%.

(3) Disposizioni

1. Tutti i condensatori di regolazione di fase sono posizionati vicino all'estremità ricevente.

2. Tutte le resistenze corrispondenti di serie dell'orologio sono collocate vicino al trasmettitore.

3. La resistenza di corrispondenza seriale del pin dati del chip SDRAM è vicina al chip SDRAM.

4. La resistenza di corrispondenza seriale del terminale di uscita del chip di chiusura è posizionata vicino al terminale di uscita.

(4) Altre regole di progettazione

1. Ogni cablaggio deve essere controllato da impedenza, cioè, i cavi monoestremità sono controllati da impedenza 50Ω.

2. Il perno di alimentazione del chip deve essere dotato di un condensatore di disaccoppiamento, il valore di capacità può essere 0.1μF. In linea di principio, ogni pin di alimentazione deve essere progettato con un condensatore di disaccoppiamento e posizionato il più vicino possibile al pin di alimentazione.

3. Strato completo e strato di potenza, almeno uno strato completo dovrebbe essere garantito.

4. Il segnale dell'orologio va allo strato interno il più possibile per ridurre EMI.

(5) Debugging della progettazione PCB

Il circuito hardware progettato secondo le regole di cui sopra di solito ha solo bisogno di regolare leggermente il valore del condensatore di regolazione di fase per ottenere un funzionamento stabile sotto l'orologio SDRAM 100 MHz. L'intervallo del valore del condensatore di regolazione di fase è generalmente 5~15pF. Se il margine dei parametri di temporizzazione è sufficiente, il condensatore di regolazione di fase potrebbe non essere saldato

Quanto sopra è l'introduzione dell'esperienza di layout hardware, Ipcb fornisce anche produttori di PCB e tecnologia di produzione PCB