Notizie PCB - Layout della scheda di ADC ad alta risoluzione

L'ADC ad alta velocità (convertitore analogico/digitale) è un componente di elaborazione analogica chiave in vari campi di applicazione (come spettrometro di massa, ultrasuoni, lidar/radar, modulo ricetrasmettitore di telecomunicazione, ecc.) Sia che l'applicazione sia basata sul dominio temporale o sul dominio di frequenza, è richiesta la massima prestazione dinamica dell'ADC. ADC più veloci e ad alta risoluzione consentono al sistema a ultrasuoni di avere immagini più dettagliate e consentono al sistema di comunicazione di avere maggiori capacità di elaborazione dati.

Poiché la velocità di campionamento di ADC a 14 bit o più alta risoluzione continua ad aumentare fino alla gamma di campionamento 100M, i progettisti di sistemi devono diventare esperti nella progettazione e distribuzione dell'orologio e nella disposizione della scheda. Questo articolo descrive alcuni problemi chiave nella progettazione del sistema, con particolare attenzione alla tecnologia di cablaggio a terra e piano di alimentazione del circuito stampato (PCB). Un ADC moderno richiede un design moderno della scheda. Senza una fonte di clock accurata o un layout della scheda accuratamente progettato, il convertitore ad alte prestazioni non raggiungerà i suoi indicatori di prestazione. La struttura singola del ricevitore eterodina IF e l'algoritmo avanzato di linearizzazione dell'amplificatore di potenza stanno presentando i requisiti sulle prestazioni ADC. Un tale sistema sta spingendo le prestazioni intrinseche del jitter del convertitore a meno di 1/2 PS. Allo stesso modo, gli ingegneri di strumenti di prova devono avere prestazioni molto basse in banda larga per lo sviluppo di analizzatori di spettro avanzati. Pertanto, il sottocircuito più importante nel sistema di conversione dati ad alta velocità è la sorgente dell'orologio. Questo perché la precisione di temporizzazione del segnale di clock influenzerà direttamente le prestazioni dinamiche dell'ADC. Per ridurre al minimo questo effetto, la sorgente di clock ADC deve avere un jitter temporizzato molto basso o rumore di fase. Se questo fattore non viene considerato quando si seleziona il circuito dell'orologio, le prestazioni dinamiche del sistema non saranno buone. Questo non ha nulla a che fare con la qualità del circuito di ingresso analogico front-end o le prestazioni jitter intrinseche del convertitore. Un orologio preciso può sempre fornire transizioni di bordo a intervalli di tempo precisi. Infatti, i bordi dell'orologio arrivano a intervalli di tempo in continuo cambiamento. Pertanto, l'incertezza di questa tempistica può essere utilizzata per valutare in modo completo il rapporto segnale-rumore della forma d'onda campionata mediante il processo di trasformazione dei dati. Il jitter massimo dell'orologio è determinato dalla seguente formula:Tj(rms)=(VIN(p-p) /VINFSR)*(1/(2(N+1)*π*fin) Se la tensione di ingresso (VIN) è uguale all'intera scala dell'ADC (VINFSR), il requisito del jitter diventa un fattore della risoluzione ADC (N bit) e della frequenza di ingresso campionata (fin). Per una frequenza di ingresso 70MHz, il requisito totale del jitter è:Tj(rms)=1* (1/215π*70*106))Tj(rms)=140fs Poiché molti sistemi distribuiscono l'orologio di riferimento attraverso il backplane o un'altra connessione, che ridurrà la qualità del segnale, l'oscillatore locale (VCXD con rumore di fase basso) è solitamente usato come sorgente di temporizzazione dell'ADC. La figura 1 mostra l'uso della sintesi dell'orologio NS LMX2531 per ottenere la generazione di temporizzazione. L'LMX2531 collegato al generatore di temporizzazione viene emesso dal sintetizzatore programmabile del divisore di frequenza, dando una prestazione di jitter inferiore a 100 femtosesecondi.

Quanto sopra è un'introduzione al layout della scheda PCB degli ADC ad alta risoluzione. Ipcb è fornito anche ai produttori di PCB e alla tecnologia di produzione PCB.