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I punti principali della progettazione di scheda PCB con FPGA ad alta velocità
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I punti principali della progettazione di scheda PCB con FPGA ad alta velocità

I punti principali della progettazione di scheda PCB con FPGA ad alta velocità

2022-03-28
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Author:pcb

As field programmable gate arrays (FPGAs) have evolved into true programmable system-on-chips, il compito di progettare circuiti stampaticon questi chip è diventato più complesso. Le densità di circuiti correnti di milioni di gate e velocità di trasmissione dati superiori a 6 Gbps e altre considerazioni influenzano gli sforzi di progettazione meccanica ed elettrica a livello di scheda degli sviluppatori di sistemi. Muori, Il pacchetto del chip e il circuito stampato formano un sistema strettamente collegato, in questo sistema, realizzare appieno la funzione di FPGA, il Scheda PCB deve essere progettato con cura. Quando si progetta con FPGA ad alta velocità, è importante considerare diversi problemi di progettazione prima e durante lo sviluppo del board. These include: reducing system noise by filtering and distributing sufficient power evenly across all devices on the PCB; properly terminating signal lines to minimize reflections; minimizing crosstalk between traces on the board; reducing Effects of ground bounce and Vcc reduction (also known as Vcc sag); correctly matching impedance on high-speed signal lines. Chi progetta un pacchetto IC per un FPGA ad alte prestazioni deve prestare particolare attenzione all'equilibrio tra integrità del segnale e versatilità per tutti gli utenti e le applicazioni. Per esempio, Altera Stratix II GX dispositivi in un 1,Il pacchetto 508-pin funziona fino a 1.2V e 734 standard I/Os and 71 low-voltage differential signaling (LVDS) channels. Dispone inoltre di 20 ricetrasmettitori ad alta velocità che supportano velocità di dati fino a 6.375Gbps. Ciò consente all'architettura di supportare molti standard di rete ad alta velocità e bus di comunicazione, inclusi PCI Express e SerialLite II.

Scheda PCB

In Scheda PCB progettazione, Gli utenti possono ridurre il crosstalk ottimizzando il pinout. I perni di segnalazione devono essere posizionati il più vicino possibile ai perni di massa per ridurre le lunghezze del ciclo all'interno del pacchetto, in particolare per le velocità critiche ad alta velocità I/O. Nei sistemi ad alta velocità, La fonte dominante di crosstalk è l'accoppiamento induttivo tra percorsi di segnale all'interno del pacchetto. Quando l'output transita, il segnale deve trovare un percorso di ritorno attraverso l'alimentazione/piano terra. I cambiamenti di corrente nel loop creano campi magnetici che causano rumore su altri I/O pin vicino al loop. Questa situazione si aggrava quando gli output vengono convertiti contemporaneamente. Perché più piccolo è il ciclo, minore è l'induttanza, così i pacchetti con pin di alimentazione o di massa vicini a ogni pin di segnale ad alta velocità possono ridurre al minimo gli effetti di crosstalk sulla vicina I/O perni. Al fine di ridurre il costo della scheda e migliorare l'integrità del segnale di sistema di tutti i percorsi del segnale, attenta progettazione e costruzione del materiale del cartone, number of layers (stacking) and layout are required. Inviare centinaia di segnali da FPGA a o intorno alla scheda è un compito difficile che richiede l'uso di strumenti EDA per ottimizzare il posizionamento di pin e chip. A volte un pacchetto FPGA leggermente più grande può ridurre il costo della scheda perché riduce il numero di strati sulla scheda e altri vincoli di elaborazione della scheda.

Percorso del segnale ad alta velocità su Scheda PCB, rappresentato da una traccia di scheda molto sensibile alle interruzioni, come vias tra strati della scheda e connettori della scheda. Queste e altre interruzioni riducono la velocità di bordo del segnale, causare riflessi. Pertanto, i progettisti dovrebbero evitare vias e via stubs. Se i vias sono inevitabili, mantenere i cavi via il più breve possibile. Durante l'instradamento dei segnali differenziali, utilizzare una via della stessa struttura per ogni percorso della coppia differenziale; questo lascia l'interruzione del segnale causata dalla via in modalità comune. Se possibile, usare flaconcini ciechi rispetto a flaconcini regolari. O utilizzare la retroforatura in quanto ci sarà meno interruzione a causa della perdita di via root.
Per migliorare l'integrità del segnale del segnale di clock, Tenere il segnale dell'orologio su un unico strato di scheda il più possibile prima che venga inviato ai componenti della scheda; utilizzare sempre un piano come piano di riferimento. Invia segnali di bordo veloci lungo gli strati interni adiacenti al piano di terra per controllare l'impedenza e ridurre l'EMI. Terminare correttamente il segnale dell'orologio per ridurre al minimo i riflessi. Usa tracce di orologio punto a punto.

Alcuni FPGA, come la famiglia Stratix II GX, Hanno resistenze di terminazione di serie on-chip che supportano diversi I/O norme. Queste resistenze su chip possono essere impostate come resistenze monoestremità da 25 ohm o 50 ohm e supportano LVTTL, LVCMOS, e SSTL-18 o SSTL-2 single-end I/O norme; in più, Gli ingressi LVDS e HyperTransport da 100 ohm sono supportati su chip resistenze di corrispondenza differenziale. Il ricetrasmettitore differenziale I/O hanno resistenze on-chip programmabili a 100, 120 o 150 ohm e sono auto-calibrati e riflettenti. L'utilizzo di resistenze interne al posto di dispositivi esterni ha diversi vantaggi per il sistema. La terminazione on-chip migliora l'integrità del segnale eliminando gli effetti di piombo e consentendo riflessi sulle linee di trasmissione. La terminazione on-chip riduce al minimo il numero di componenti esterni richiesti, consentire ai progettisti di utilizzare meno resistenze, meno tracce di bordo, e meno spazio a bordo. In questo modo, il layout può essere semplificato, il ciclo di progettazione può essere abbreviato, e il costo del sistema può essere ridotto. L'affidabilità della scheda è migliorata anche grazie al minor numero di componenti sulla scheda. Progettazione del bordo, Ci sono diverse linee guida per instradare microstrip e stripline per ridurre al minimo il crosstalk. Per la disposizione della linea a doppia striscia, il cablaggio viene effettuato sulla scheda interna a due strati, e c'è una superficie di riferimento di tensione su entrambi i lati. In questo momento, Tutti i fili delle schede di strato adiacenti utilizzano la tecnologia di cablaggio ortogonale per massimizzare il mezzo tra i due strati di segnale. Spessore materiale, normalizzare la distanza tra ogni livello di segnale e il suo piano di riferimento adiacente, pur mantenendo l'impedenza richiesta.

linee guida di routing microstrip o stripline con spaziatura di traccia almeno tre volte lo spessore dello strato dielettrico tra gli strati di routing board; utilizzare strumenti di simulazione per pre-simulare il suo comportamento. Utilizzare il differenziale invece della topologia monoterminale per le reti critiche ad alta velocità per ridurre al minimo gli effetti del rumore in modalità comune. Entro i limiti di progettazione, cercare di abbinare i pin positivi e negativi del percorso differenziale del segnale. Ridurre l'effetto di accoppiamento dei segnali monoterminale, leave appropriate spacing (greater than three times the trace width), or route on different board layers (adjacent layer routing is orthogonal to each other). Anche, L'utilizzo di uno strumento di simulazione è un buon modo per soddisfare i requisiti di spaziatura. Minimizza lunghezze parallele tra le terminazioni del segnale. Rumore di transizione simultaneo, orologio e io/Aumento della velocità dei dati O con una corrispondente riduzione del numero di transizioni in uscita e un aumento concomitante delle correnti transitorie durante la scarica e la ricarica del percorso del segnale. Queste correnti possono causare rimbalzo del terreno a livello della tavola, un aumento momentaneo/caduta della tensione di terra/Vcc. Large transient currents from non-ideal power supplies can cause a momentary drop in Vcc (Vcc dip or dip). Diverse buone regole di progettazione della scheda sono riportate di seguito per contribuire a ridurre gli effetti di questi rumori di transizione simultanea. Configura I inutilizzato/O pin come uscite e li guida in basso per ridurre il rimbalzo del terreno. Ridurre al minimo il numero di pin di uscita di transizione simultanea e distribuirli uniformemente in FPGA I/Sezione O. Quando non è richiesta una velocità di bordo elevata, utilizzare una bassa velocità di rotazione all'uscita FPGA. Posizionare Vcc tra i piani di terra della scheda multistrato per eliminare gli effetti delle tracce ad alta velocità su ogni strato. Dedicare tutti gli strati di bordo a Vcc e terra rende questi piani resistivi e induttivi, fornendo una sorgente a bassa induttanza con capacità e rumore inferiori, e segnali logici di ritorno su livelli di segnale adiacenti a questi piani.

Preenfasi, equalization
The high-speed transceiver capabilities of FPGAs make them efficient programmable system-on-a-chip components, ma presentano anche sfide uniche per i progettisti di tavole. Una questione chiave, in particolare per quanto riguarda il layout, è la perdita di trasmissione dipendente dalla frequenza, causato principalmente dall'effetto cutaneo e dalle perdite dielettriche. When high-frequency signals are transmitted on conductor surfaces (such as Scheda PCB traces), l'effetto cutaneo si verifica a causa dell'auto-induttanza dei fili. Questo effetto riduce l'area di conduzione efficace del filo, attenuazione dei componenti ad alta frequenza del segnale. Le perdite dielettriche sono causate dall'effetto capacitivo del materiale dielettrico tra gli strati. L'effetto cutaneo è proporzionale alla radice quadrata della frequenza, mentre la perdita dielettrica è proporzionale alla frequenza; quindi, La perdita dielettrica è il meccanismo di perdita dominante per l'attenuazione del segnale ad alta frequenza. Maggiore è la velocità dei dati, più grave è l'effetto cutaneo e la perdita dielettrica. La riduzione del livello del segnale sul collegamento è accettabile per un sistema 1Gbps, ma inaccettabile per un sistema 6Gbps. Tuttavia, I ricetrasmettitori odierni dispongono di pre-enfasi del trasmettitore e equalizzazione del ricevitore per compensare la distorsione del canale ad alta frequenza. Migliorano inoltre l'integrità del segnale e facilitano i vincoli di lunghezza della traccia. Queste tecniche di condizionamento del segnale estendono la durata dei materiali standard FR-4 e supportano velocità di dati più elevate. A causa dell'attenuazione del segnale in materiale FR-4, la lunghezza di traccia consentita è limitata a pochi pollici quando si opera a 6.375Gbps. E pre-enfasi e equalizzazione possono estenderlo a più di 40 pollici. Preenfasi programmabile e equalizzazione sono integrati in alcuni FPGA ad alte prestazioni, come i dispositivi Stratix II GX, che consentono l'utilizzo di materiali FR-4 e rilassano i vincoli di layout come lunghezze di traccia, riduzione dei costi di bordo. La funzione di pre-enfasi può efficacemente aumentare i componenti ad alta frequenza del segnale. The 4-tap pre-emphasis circuit in Stratix II GX reduces signal component scatter (spatial spread from one bit to another). Il circuito di pre-enfasi fornisce 500% pre-enfasi, e ogni rubinetto può essere ottimizzato a 16 livelli a seconda della velocità dei dati, lunghezza della traccia e caratteristiche del collegamento. Oltre alla fase di guadagno in ingresso, Il dispositivo permette al progettista della scheda di avere un livello di equalizzazione di 17dB, utilizzando uno qualsiasi dei 16 stadi equalizzatori per superare le perdite di bordo. Equalizzazione e pre-enfasi possono essere utilizzati in ambienti di concerto o per ottimizzare specifici collegamenti individualmente. I progettisti possono modificare i livelli di pre-enfasi e equalizzazione negli FPGA Stratix II GX mentre il sistema è in esecuzione, o durante la configurazione della scheda dopo che è stata inserita in un backplane o in un altro telaio. Questo dà al progettista di sistema la flessibilità di impostare automaticamente i livelli di pre-enfasi e equalizzazione a valori predeterminati. In alternativa, Questi valori possono essere determinati dinamicamente in base a quale slot la scheda è collegata al telaio o al backplane.

EMI issues and debugging
EMI caused by a printed circuit board is directly proportional to the change in current or voltage over time, e l'induttanza di serie del circuito. La progettazione efficiente della scheda ha il potenziale per ridurre al minimo l'EMI, ma non necessariamente eliminarlo completamente. Eliminazione dei segnali "intrusi" o "caldi", e invio di segnali con adeguato riferimento al piano di terra, contribuisce anche a ridurre l'IME. , L'uso di componenti per montaggio superficiale che sono comuni nel mercato odierno è anche un modo per ridurre l'EMI. È diventato sempre più difficile eseguire il debug e testare complessi ad alta velocità Scheda PCB disegni perché alcuni metodi tradizionali di debug della scheda, come sonde di prova e tester "Bed-of-nails", potrebbe non funzionare per questi disegni . Questo nuovo design ad alta velocità può sfruttare gli strumenti di test JTAG con programmazione in-system e capacità di auto-test integrate che gli FPGA possono avere. Designers should use the same guidelines to set the JTAG test clock input (TCK) signal as the system clock. Inoltre, è importante mantenere al minimo la lunghezza della traccia della catena di scansione JTAG tra l'uscita dei dati di prova di un dispositivo e l'immissione dei dati di prova di un altro dispositivo. Progettare con successo con FPGA ad alta velocità incorporati richiede una vasta pratica di progettazione di schede ad alta velocità, oltre a una solida comprensione delle capacità FPGA come pinout, materiali di cartone e impilamento, layout del pannello, modalità di terminazione. Anche l'uso corretto della pre-enfasi e dell'equalizzazione del ricetrasmettitore incorporato è importante. I punti di cui sopra si combinano per ottenere una progettazione affidabile con fabbricabilità stabile. Un'attenta considerazione di tutti questi fattori, in combinazione con una corretta simulazione e analisi, può ridurre la probabilità di sorprese in Scheda PCB prototipi e contribuirà a ridurre lo stress dei progetti di sviluppo di schede.