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Analisi sincrona del rumore di commutazione di FPGA sulla scheda PCB
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Analisi sincrona del rumore di commutazione di FPGA sulla scheda PCB

Analisi sincrona del rumore di commutazione di FPGA sulla scheda PCB

2022-04-26
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Author:pcb

On Scheda PCB,per l'analisi simultanea del rumore di commutazione degli FPGA, La tecnologia CMOS di oggi consente ad un singolo dispositivo FPGA di avere più I/Interfacce O. Nel frattempo, negli ultimi anni, basso consumo energetico ha iniziato a diventare il concetto principale di alta velocità I/Interfacce O. Un modo efficace per ridurre il consumo energetico è quello di ridurre la tensione, e la riduzione della tensione porterà ad un minore margine di rumore consentito dalla I/Interfaccia O. Pertanto, è imperativo per gli utenti FPGA quantificare il rumore di commutazione sincrona sistema-livello (SSN) nel contesto dei chip, pacchetti, e PCB. Questo articolo fornisce un'introduzione sistematica alla SSN, messa a fuoco su SSN causata dal buffering dell'uscita FPGA. Questo rumore è comunemente indicato come rumore di uscita di commutazione sincrona (SSO) ed è distinto da SSN a causa del buffering in ingresso. Questo articolo introduce le cause dell'SSO a livello di sistema e propone un metodo gerarchico di modellazione SSO a livello di sistema. Spiega anche come correlare il modello SSO con le misurazioni del dominio della frequenza e del tempo, e presenta diversi Scheda PCB metodi di progettazione per ridurre l'SSO.

Scheda PCB

Il meccanismo di formazione dell'SSO a livello di sistema

A Scheda PCB con un FPGA è un sistema complesso che può essere diviso in una sezione wafer contenente circuiti attivi, una sezione di pacchetto con passivi incorporati che supportano tracce, e una sezione del circuito che fornisce collegamenti per l'FPGA al mondo esterno . In tali sistemi, è difficile capire le caratteristiche del rumore all'interno del chip. Pertanto, È utile quantificare l'SSO alle estremità vicine e lontane delle tracce PCB collegate alla FPGA. Ci sono due fattori principali che causano SSO: l'impedenza della rete di distribuzione dell'energia (PDN) e l'accoppiamento induttivo reciproco tra switch I/O. Dal punto di vista del sistema, un PDN contiene livelli di wafer, package-level, Componenti a livello di scheda che alimentano collettivamente i circuiti CMOS. Quando un certo numero di circuiti di driver di uscita CMOS sono accesi contemporaneamente, una grande corrente fluirà istantaneamente negli elementi del circuito induttivo del PDN, con conseguente caduta di tensione delta-I. Le strutture di interconnessione creano induttanze parassitarie, come sfere di saldatura di potenza su pacchetti di griglia di sfere e vias di alimentazione in Scheda PCB. Questa corrente che cambia rapidamente eccita anche le onde elettromagnetiche radiali tra la potenza/Coppia di piani di terra, che rimbalzano sui bordi del piano Scheda PCB, che risuona tra la potenza/piani di terra, causando fluttuazioni di tensione.

Un'altra causa importante di SSO è l'accoppiamento induttivo reciproco, soprattutto intorno al bordo del pacchetto chip/Scheda PCB. Le sfere di saldatura sul pacchetto BGA del chip e le vie sul PCB appartengono alla struttura multiconduttore strettamente accoppiata. Ogni io/O sfera di saldatura e relativo corrispondente Scheda PCB via formare un anello chiuso con la palla di saldatura a terra e terra via vicino ad esso. Quando lo stato di multiplo I/Le porte O cambiano contemporaneamente, transitorio I/Le correnti O attraversano questi cicli di segnale. Questo transitorio I/La corrente O a sua volta crea un campo magnetico variabile nel tempo che penetra nei loop di segnale adiacenti e induce rumore di tensione.
Un modello SSO dovrebbe essere in grado di riflettere il meccanismo di formazione di base dell'SSO. La figura 1 mostra un modello stratificato per predire SSO in un PCB. Sul wafer, Ciò che serve è un modello buffer di uscita che fornisca la distribuzione della corrente sulle linee di alimentazione e segnale con complessità limitata. In incapsulamento, per semplicità, Il modello PDN e il modello di accoppiamento del segnale possono essere ottenuti separatamente utilizzando strumenti di modellazione, ma l'interazione tra il PDN e il modello di accoppiamento del segnale deve essere attentamente considerata. Questi due modelli fungono da ponte, collegando il modello buffer di uscita sul lato bump del pacchetto chip e Scheda PCBModello a livello sul lato della sfera di saldatura. Il modello PDN di un PCB di solito include alimentazione/aerei di terra e rinfuse/i condensatori di disaccoppiamento su di loro, mentre il modello di accoppiamento del segnale di un PCB include una serie di vie strettamente accoppiate e tracce di segnale liberamente accoppiate su diversi strati di segnale . L'effetto di interazione di questi due Scheda PCBI modelli a livello di Scheda PCB via array, ed è da qui che il crosstalk induttivo porta rumore nel modello PDN, e il rumore delta-I a sua volta degrada l'I/Qualità del segnale O. Questo approccio di modellazione gerarchica mantiene ragionevolmente l'accuratezza della simulazione migliorando anche l'efficienza computazionale per tali sistemi complessi.

Nei seguenti articoli:, per la circuiti stampati dotato di FPGA, Vengono introdotti due metodi di progettazione di base per ridurre l'SSO basati sul meccanismo di generazione SSO.

1. Metodo di progettazione per ridurre l'accoppiamento induttivo

I risultati della simulazione mostrano che l'accoppiamento induttivo al pacchetto chip/L'interfaccia PCB è il colpevole che causa picchi ad alta frequenza nella forma d'onda SSO. Un loop di segnale con una dimensione di t × d è costituito da un segnale via e da un segnale via terra vicino ad esso. La dimensione di questo ciclo indica la forza dell'accoppiamento induttivo. Più grande è l'area della I/O anello perturbante, più facile è per il campo magnetico generato penetrare nel ciclo perturbato adiacente. Più grande è l'area del disturbato I/loop di segnale O, più facile è essere disturbato da altri/O loops. Pertanto, al fine di ridurre il crosstalk e il parametro t, Si dovrebbe prestare attenzione all'uso di diluente Scheda PCBs nel disegno, e la chiave io/O sulla Scheda PCB deve essere estratto dallo strato di segnale più basso. Allo stesso tempo, I progettisti possono ridurre il crosstalk accorciando la distanza tra i/O vias e vias macinati. Il progettazioneer ha appositamente collegato un paio di I/O pad al piano di terra e al piano VCCIO per ridurre l'area del loop del segnale corrispondente ai pin disturbati e ai pin disturbati. In Banca1, Il perno AF30 è il perno disturbato. Nella progettazione FPGA, i sei perni W24, W29, AC25, AC32, AE31 e AH31 sono programmati per essere impostati sulla logica "0", e sono collegati al piano di terra del Scheda PCB per via endovenosa. I cinque perni U28, AA24, AA26, AE28 e AE30 sono impostati sulla logica "1" mediante programmazione e collegati al piano VCCIO del Scheda PCB. Gli altri 68 I/Le porte O subiscono contemporaneamente transizioni di stato a 10MHz, quindi sono i pin che generano interferenze. Per confronto, la I/O W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28 e AE30 non sono programmati per essere rettificati o VCCIO pin in Bank2, ma sono lasciati vuoti, e gli altri 68 Ciascuno/O è ancora acceso e spento allo stesso tempo. Test sperimentali dimostrano che il rimbalzo al suolo su AF30 in Bank1 è stato ridotto del 17% rispetto al G30 nella Banca 2, e anche il calo di potenza è stato ridotto del 13%. I risultati della simulazione verificano anche questo miglioramento. Poiché la presenza di perni di terra programmabili accorcia la distanza d tra il ciclo perturbante e il ciclo perturbato, la riduzione della SSO è prevista, come mostrato nella figura 2. Tuttavia, il miglioramento è limitato perché l'area del loop del segnale nel pacchetto chip non può essere ridotta.


2. Ridurre l'impedenza di PDN attraverso la progettazione ragionevole

L'impedenza tra VCCIO e pin di massa all'interfaccia sul PCB è un criterio importante per valutare le prestazioni PDN di un chip FPGA. Questa impedenza di ingresso può essere ridotta impiegando efficaci strategie di disaccoppiamento e utilizzando potenza più sottile/coppie di piani di terra. Tuttavia, un metodo efficace è quello di accorciare la lunghezza dei vias di potenza che collegano le sfere di saldatura VCCIO al piano VCCIO. Anche, Riduce anche il ciclo che forma con il terreno adiacente tramite, rendendo il loop meno suscettibile al disturbo I/Cambiamenti di stato del ciclo O. Pertanto, Il design dovrebbe disporre il piano VCCIO più vicino allo strato superiore del PCB.



Questo articolo fornisce un'analisi completa delle simulazioni simultanee di rumore di commutazione su Scheda PCB con FPGA. I risultati dell'analisi mostrano che il crosstalk sull'interfaccia tra il pacchetto e il PCB e la distribuzione dell'impedenza PDN sul pacchetto e il PCB sono due importanti cause di SSO. I modelli di correlazione possono essere utilizzati per aiutare Scheda PCB i progettisti riducono SSO e ottengono risultati migliori Scheda PCB design. Diversi metodi per ridurre l'SSO sono inoltre introdotti nel documento. Tra loro, allocazione razionale degli strati di segnale e pieno utilizzo del terreno programmabile/I perni di alimentazione possono aiutare a ridurre il crosstalk induttivo al Scheda PCB level, e disponendo il VCCIO in una posizione poco profonda nel Scheda PCB stackup può anche ridurre l'impedenza di PDN.