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Utilizzo di IP per migliorare l'efficienza di progettazione della scheda PCB
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Utilizzo di IP per migliorare l'efficienza di progettazione della scheda PCB

2022-06-01
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Author:pcb

Il focus di questo articolo è sull'uso di IP da parte di Scheda PCB progettazioneer, e ulteriore utilizzo di strumenti di pianificazione topologica e routing per supportare l'IP per completare rapidamente l'intero Scheda PCB progettazione. Il compito del progettista è quello di ottenere IP stabilendo un piccolo numero di componenti necessari e progetteo percorsi critici di interconnessione tra tali componenti. Una volta ottenuto il PI, le informazioni IP possono essere fornite al Scheda PCB progettazioneer, chi può completare il resto del progetto.


I progettisti ottengono IP e i progettisti di schede PCB utilizzano ulteriormente strumenti di pianificazione e routing della topologia per supportare l'IP e completare rapidamente l'intero progetto della scheda PCB. Ora non c'è bisogno di passare attraverso l'interazione e il processo iterativo tra l'ingegnere di progettazione e il progettista di schede PCB per ottenere l'intento di progettazione corretto, l'ingegnere di progettazione ha già queste informazioni e i risultati sono comparabili, il che è molto utile per il progettista di schede PCB. In molti progetti, l'ingegnere di progettazione e il progettista di schede PCB eseguono posizionamento e routing interattivi, che consumano molto tempo prezioso su entrambi i lati. L'interazione è necessaria ma richiede tempo e inefficiente. Il piano iniziale fornito dal progettista potrebbe essere solo un disegno a mano senza componenti di scala adeguati, larghezze bus o suggerimenti pin-out. Poiché il progettista di schede PCB è coinvolto nella progettazione, anche se l'ingegnere che utilizza tecniche di pianificazione topologica può ottenere il layout e l'interconnessione di alcuni componenti, la progettazione può anche richiedere il layout di altri componenti, l'accesso ad altre IO e strutture bus e tutte le interconnessioni. anche per completare. I progettisti di schede PCB devono adottare la pianificazione topologica e interagire con i componenti che sono stati posati e quelli che non sono stati posati. Questo può formare piani di layout e interazione, migliorando così l'efficienza della progettazione della scheda PCB.

Scheda PCB

Quando il layout delle aree critiche e delle aree ad alta densità è completato e si ottiene il piano topologico, il layout può essere completato prima del piano topologico finale. Pertanto, alcuni percorsi topologici potrebbero dover lavorare con layout esistenti. Anche se hanno una priorità inferiore, devono comunque essere collegati. Così una parte del piano viene creata intorno ai componenti dopo il layout. Inoltre, questa pianificazione potrebbe richiedere maggiori dettagli per fornire la priorità necessaria per altri segnali. Pianificazione topologica dettagliata, per pianificare questo bus, il progettista di schede PCB deve considerare alcuni ostacoli esistenti, regole di progettazione di ogni strato e altri vincoli importanti. Il dettaglio "1" pianifica i perni del componente sullo strato superiore di "rosso" per uscire dai perni del componente e collegarsi al percorso topologico al dettaglio "2". Questa parte utilizza l'area non imballata e identifica il livello solo come livello instradabile. Ciò può sembrare ovvio dal punto di vista progettuale, e l'algoritmo di routing utilizzerà le connessioni di livello superiore ai percorsi topologici in rosso. Tuttavia, alcuni ostacoli possono dare all'algoritmo la possibilità di instradare altri livelli prima di autoroutizzare questo particolare bus. Con l'autobus organizzato in tracce strette sugli strati, il progettista inizia a pianificare la transizione al livello 3 nel dettaglio "3" e considera la distanza che l'autobus percorre attraverso il bordo. Si noti che questo percorso topologico sullo strato 3 è più ampio dello strato superiore a causa dello spazio extra necessario per accogliere l'impedenza. Inoltre, il design specifica la posizione esatta (17 vias) per le transizioni di livello. Quando il percorso topologico va al dettaglio "4" lungo la parte centrale destra della Figura 3, molti punti di giunzione T a singolo bit devono essere disegnati dalla connessione topologica del percorso e da ogni pin componente. La scelta del progettista di schede PCB è quella di mantenere la maggior parte del flusso di connessione sullo strato 3 e penetrare ad altri strati per collegare i pin dei componenti. Quindi hanno disegnato un'area topologica per indicare la connessione dall'imbracatura principale allo strato 4 (rosa), fatto queste giunzioni a T a singolo bit allo strato 2, e poi usato altre vie per collegarsi ai pin del dispositivo. Il percorso topologico continua sul livello 3 fino al dettaglio "5" per collegare i dispositivi attivi. Questi collegamenti vengono poi fatti dai perni attivi alle resistenze di pull-down sotto il dispositivo attivo. I progettisti utilizzano un'altra area topologica per specificare le connessioni dal livello 3 al livello 1, dove i pin dei componenti sono divisi tra dispositivi attivi e resistenze pull-down. Questo livello di pianificazione dettagliata ha richiesto solo circa 30 secondi per completare. Una volta che questo piano è stato catturato, il progettista di schede PCB potrebbe voler instradare immediatamente o creare ulteriori piani topologici e quindi utilizzare il instradamento automatico per completare tutti i piani topologici. Ci vogliono meno di 10 secondi dal completamento della pianificazione ai risultati del routing automatico. La velocità non importa, infatti, è una completa perdita di tempo se si ignora l'intento del progettista e la qualità di auto-routing è scarsa. Le seguenti figure mostrano i risultati dell'auto-routing.


Routing topologico

Partendo dall'angolo in alto a sinistra, tutti i fili che escono dai perni del componente seguono l'intento espresso dal progettista sullo strato 1 e sono compressi in una struttura a bus stretta, come descritto in "1" e "2" nella . La transizione tra strato 1 e strato 3 avviene nel dettaglio "3" e prende la forma di una via ad alta intensità di spazio. Per ribadire, qui si tiene conto dell'impedenza, quindi le tracce sono più ampie e hanno più spazio, come rappresentato dai percorsi di larghezza effettivi. I 17 bit sono dettagliati in 4 diversi tipi di dispositivo e rappresentano l'intento del progettista per il flusso di livello e percorso, che può essere catturato in circa 30 secondi. Quindi è possibile eseguire un routing automatico di alta qualità, che richiede circa 10 secondi. Aumentando il livello di astrazione dal routing alla pianificazione topologica, il tempo totale di interconnessione è notevolmente ridotto e il progettista ha una comprensione molto chiara della densità e del potenziale per completare il progetto prima dell'inizio dell'interconnessione, ad esempio perché il routing sarà Stay in questo punto del progetto? Perché non andare avanti e pianificare e aggiungere tracce più tardi? Quando avviene la pianificazione della topologia completa? Se si considera l'esempio di cui sopra, l'astrazione di un piano può essere utilizzata con un altro piano invece di 17 reti separate con molti segmenti di linea e molte vie su ogni rete, quando si considerano gli ordini di modifica ingegneristica (ECO, Ingegneria Questo concetto è particolarmente importante quando si cambia Ordini.


Ordine delle modifiche ingegneristiche (ECO)

Nell'esempio seguente, il pin-out dell'FPGA non è ancora completo. L'ingegnere di progettazione ha informato il progettista della scheda PCB di questa realtà, ma a causa di motivi di pianificazione, è necessario spostare il progetto in avanti il più possibile prima che il pin FPGA sia completo. Con il pinout noto, il progettista di schede PCB inizia a pianificare lo spazio per l'FPGA e mentre il progettista completa il piano, è anche necessario considerare i cavi da altri dispositivi all'FPGA. L'IO era originariamente progettato sul lato destro dell'FPGA, ma ora si trova sul lato sinistro dell'FPGA, causando l'uscita pin completamente diversa dal piano originale. Poiché i progettisti lavorano ad un livello più elevato di astrazione, possono accogliere questi cambiamenti rimuovendo il sovraccarico di spostare tutte le tracce intorno all'FPGA e sostituendole con modifiche topologiche del percorso. Tuttavia, non sono solo gli FPGA ad essere interessati; Questi nuovi pin influenzano anche i cavi che escono dal dispositivo associato. Per accogliere il percorso di ingresso principale del flat-pack, anche la fine del percorso deve essere spostata; altrimenti, torcere le tracce si tradurrà, sprecando spazio prezioso su schede PCB ad alta densità. La torsione per questi pezzi richiede spazio extra per tracce e vias, che potrebbero non essere soddisfatte alla fine del disegno. Se il programma è stretto, è impossibile apportare tali modifiche a tutti questi percorsi. Il punto è che la pianificazione topologica fornisce un livello più elevato di astrazione, quindi implementare questi ECO è molto più facile. Un algoritmo di instradamento automatico progettato per seguire l'intento del progettista imposta la priorità della qualità rispetto alla priorità della quantità. Se si determina che c'è un problema di qualità, lasciare che la connessione si guasta è meglio che produrre un cablaggio di scarsa qualità, e farlo è del tutto giusto per due motivi. In primo luogo, è più facile creare una connessione morta che ripulire tale traccia con risultati negativi e altre operazioni di auto-routing. In secondo luogo, l'intento del progettista è implementato e il progettista è lasciato a determinare la qualità della connessione. Tuttavia, questi punti sono utili solo se le connessioni delle tracce fallite sono relativamente semplici e localizzate. Un buon esempio è l'incapacità del router di raggiungere connessioni pianificate al 100%. Invece di sacrificare la qualità a questo punto, lasciate che qualche pianificazione fallisca, lasciando qualche traccia non collegata. Tutte le tracce sono instradate attraverso la pianificazione topologica, ma non tutte portano a pin dei componenti. Ciò garantisce che ci sia spazio per connessioni morte e fornisce una connessione relativamente facile da collegare.


La pianificazione topologica è uno strumento che accompagna il processo di progettazione dei PCB con segnali digitali ed è facile da usare per i progettisti, ma ha anche uno spazio specifico, layer, Capacità di flusso di connessione per considerazioni di pianificazione complesse.I progettisti di schede PCB possono utilizzare lo strumento di pianificazione topologica all'inizio della progettazione o dopo che il progettista ha acquisito il loro IP, a seconda di chi utilizza questo strumento flessibile per adattarsi facilmente al proprio ambiente di progettazione. Topologia Router segue semplicemente il piano o l'intento del progettista per fornire risultati di routing di alta qualità. Di fronte alle ECO, La pianificazione della topologia è molto più veloce da operare rispetto alle singole connessioni, consentendo così ai router topologici di adottare ECO più velocemente, fornendo risultati rapidi sul Scheda PCB.