Dati PCB - Utilizzando l'IP per migliorare l'efficienza della progettazione della scheda PCB

Il focus di questo articolo è sull'uso dell'IP da parte dei progettisti di schede PCB e sull'ulteriore uso di strumenti di pianificazione e routing della topologia per supportare l'IP per completare rapidamente l'intera progettazione della scheda PCB. Il compito dell'ingegnere di progettazione è quello di ottenere IP disegnando un piccolo numero di componenti necessari e pianificando percorsi di interconnessione critici tra tali componenti. Una volta ottenuto l'IP, le informazioni IP possono essere fornite al progettista della scheda PCB, che può completare il resto del progetto.

Gli ingegneri di progettazione ottengono IP e i progettisti di schede PCB utilizzano ulteriormente strumenti di pianificazione e routing della topologia per supportare IP e completare rapidamente l'intera progettazione della scheda PCB. Ora non c'è bisogno di passare attraverso l'interazione e il processo iterativo tra l'ingegnere di progettazione e il progettista della scheda PCB per ottenere la corretta intenzione di progettazione, l'ingegnere di progettazione ha già queste informazioni e i risultati sono comparabili, il che è molto utile per il progettista della scheda PCB. In molti progetti, l'ingegnere di progettazione e il progettista di schede PCB eseguono posizionamento e routing interattivi, che consumano molto tempo prezioso su entrambi i lati. L'interazione è necessaria ma richiede tempo e non è efficiente. Il piano iniziale fornito dall'ingegnere di progettazione potrebbe essere solo un disegno a mano senza componenti di scala adeguati, larghezze del bus o suggerimenti di pin-out. Poiché il progettista della scheda PCB è coinvolto nella progettazione, anche se l'ingegnere che utilizza tecniche di pianificazione topologica può ottenere il layout e l'interconnessione di alcuni componenti, la progettazione può richiedere anche il layout di altri componenti, l'accesso ad altre strutture IO e bus e tutte le interconnessioni. persino per completare. I progettisti di schede PCB devono adottare la pianificazione topologica e interagire con i componenti che sono stati disposti e quelli che non sono stati disposti. Questo può formare piani di layout e interazione, migliorando così l'efficienza della progettazione della scheda PCB.

Poiché il layout delle aree critiche e delle aree ad alta densità è completato e il piano topologico è ottenuto, il layout può essere completato prima del piano topologico finale. Pertanto, alcuni percorsi topologici possono dover funzionare con layout esistenti. Anche se hanno una priorità inferiore, devono ancora essere collegati. Così una parte del piano viene creata intorno ai componenti dopo il layout. Inoltre, questa pianificazione può richiedere più dettagli per fornire la priorità necessaria per altri segnali. Pianificazione dettagliata della topologia, al fine di pianificare questo bus, il progettista della scheda PCB deve considerare alcuni ostacoli esistenti, regole di progettazione di ogni strato e altri vincoli importanti. Dettaglio "1" pianifica i pin dei componenti sullo strato superiore di "rosso" per uscire dai pin dei componenti e connettersi al percorso topologico al dettaglio "2". Questa parte utilizza l'area non confezionata e identifica solo il strato come strato instradabile. Questo può sembrare ovvio da una prospettiva di progettazione, e l'algoritmo di routing utilizzerà le connessioni di livello superiore ai percorsi topologici in rosso. Tuttavia, alcuni ostacoli possono dare all'algoritmo l'opzione di routing altri livelli prima di autorouting questo particolare bus. Con l'autobus organizzato in strette tracce sugli strati, il progettista inizia a pianificare la transizione allo strato 3 al dettaglio "3" e considera la distanza che l'autobus percorre attraverso il bordo. Si noti che questo percorso topologico sullo strato 3 è più ampio dello strato superiore a causa dello spazio extra necessario per ospitare l'impedanza. Inoltre, la progettazione specifica la posizione esatta (17 vias) per le transizioni di strato. Quando il percorso topologico va al dettaglio "4" lungo la parte destra centrale della figura 3, molti punti di giunzione T a singolo bit devono essere disegnati dalla connessione del percorso topologico e da ogni pin componente. La scelta del progettista della scheda PCB è quella di mantenere la maggior parte del flusso di connessione sullo strato 3 e penetrare in altri strati per collegare i pin dei componenti. Quindi hanno disegnato un'area topologica per indicare la connessione dal cablaggio principale al strato 4 (rosa), hanno fatto queste giunzioni T a singolo bit al strato 2 e poi hanno utilizzato altri vias per connettersi ai pin del dispositivo. Il percorso topologico continua sullo strato 3 fino al dettaglio "5" per connettere i dispositivi attivi. Queste connessioni vengono quindi effettuate dai pin attivi alle resistenze a tirare giù sotto il dispositivo attivo. I progettisti utilizzano un'altra area topologica per specificare le connessioni da strato 3 a strato 1, dove i pin dei componenti sono divisi tra dispositivi attivi e resistenze pull-down. Questo livello di pianificazione dettagliata richiedeva solo circa 30 secondi per essere completato. Una volta che questo piano è stato catturato, il progettista della scheda PCB potrebbe voler indirizzare immediatamente o creare ulteriori piani di topologia e quindi utilizzare l'auto-routing per completare tutti i piani di topologia. Ci vogliono meno di 10 secondi dal completamento della pianificazione ai risultati di routing automatico. La velocità non conta davvero, infatti, è una completa perdita di tempo se si ignora l'intento del progettista e la qualità dell'auto-routing è scarsa. Le figure seguenti mostrano i risultati dell'auto-routing.

Routing topologico

Partendo dall'angolo in alto a sinistra, tutti i cavi che escono dai pin del componente seguono l'intenzione espressa del progettista sullo strato 1 e sono compressi in una struttura bus stretta, come dettagliato in "1" e "2" nella figura 4. La transizione tra lo strato 1 e lo strato 3 avviene al dettaglio "3" e assume la forma di una via ad alta intensità di spazio. Per ripetere, l'impedenza è presa in considerazione qui, quindi le tracce sono più larghe e hanno più spazio, come rappresentato dai percorsi di larghezza effettiva. I 17 bit sono dettagliati in 4 diversi tipi di dispositivi e rappresentano l'intento del progettista per il flusso di strato e percorso, che può essere catturato in circa 30 secondi. Quindi è possibile eseguire un routing automatico di alta qualità, che richiede circa 10 secondi. Aumentando il livello di astrazione dal routing alla pianificazione topologica, il tempo totale di interconnessione è notevolmente ridotto e il progettista ha una comprensione davvero chiara della densità e del potenziale per completare il progetto prima che inizi l'interconnessione, ad esempio perché l'routing sarà rimanere a questo punto del progetto? Perché non andare avanti e pianificare e aggiungere tracce più tardi? Quando avviene la pianificazione della topologia completa? Se si considera l'esempio precedente, l'astrazione di un piano può essere utilizzata con un altro piano invece di 17 reti separate con molti segmenti di linea e molti vias su ciascuna rete, quando si considerano ordini di cambiamento ingegneristico (ECO, Engineering).

Ordine di cambio di ingegneria (ECO)

Nell'esempio seguente, il pin-out dell'FPGA non è ancora completo. L'ingegnere di progettazione ha informato il progettista della scheda PCB di questa realtà, ma a causa di motivi di pianificazione, devono spostare il progetto in avanti il più possibile prima che il pinout FPGA sia completo. Con il pinout noto, il progettista della scheda PCB inizia a pianificare lo spazio per l'FPGA, e mentre il progettista completa il piano, è anche necessario considerare i collegamenti da altri dispositivi all'FPGA. L'IO era originariamente progettato sul lato destro dell'FPGA, ma ora si trova sul lato sinistro dell'FPGA, causando che l'uscita del pin sia completamente diversa dal piano originale. Poiché i progettisti lavorano a un livello più elevato di astrazione, possono accogliere queste modifiche rimuovendo il costo di spostare tutte le tracce intorno al FPGA e sostituendole con modifiche del percorso topologico. Tuttavia, non sono solo FPGA che sono interessati; Questi nuovi pinout influenzano anche i lead che escono dal dispositivo associato. Per accogliere il percorso di ingresso di piombo del pacchetto piatto, anche l'estremità del percorso deve essere spostata; altrimenti, torcere le tracce porterà a sprecare spazio prezioso su schede PCB ad alta densità. La torsione per questi bit richiede spazio extra per tracce e vias, che potrebbero non essere soddisfatti alla fine del progetto. Se il programma è stretto, è impossibile effettuare tali regolazioni a tutti questi itinerari. Il punto è che la pianificazione topologica fornisce un livello più alto di astrazione, quindi l'implementazione di questi ECO è molto più facile. Un algoritmo di routing automatico progettato per seguire l'intento del progettista imposta la priorità della qualità rispetto alla priorità della quantità. Se si determina che c'è un problema di qualità, lasciare che la connessione fallisca è meglio che produrre un cablaggio di scarsa qualità, e farlo è abbastanza giusto per due motivi. In primo luogo, è più facile fare una connessione morta che pulire una tale traccia con risultati negativi e altre operazioni di routing automatico. In secondo luogo, l'intento del progettista viene attuato e il progettista è lasciato determinare la qualità della connessione. Tuttavia, questi punti sono utili solo se le connessioni delle tracce fallite sono relativamente semplici e localizzate. Un buon esempio è l'incapacità del router di raggiungere le connessioni pianificate al 100%. Invece di sacrificare la qualità a questo punto, permettere che qualche pianificazione fallisca, lasciando alcune tracce non connesse. Tutte le tracce vengono indirizzate attraverso la pianificazione topologica, ma non tutte portano ai pin dei componenti. Ciò garantisce che ci sia spazio per le connessioni morte e fornisce una connessione relativamente facile da connettere.

La pianificazione topologica è uno strumento che accompagna il processo di progettazione dei PCB con segnali digitali ed è facile da usare per gli ingegneri di progettazione, ma dispone anche di specifiche capacità di spazio, strato e flusso di connessione per considerazioni di pianificazione complesse. I progettisti di schede PCB possono utilizzare lo strumento di pianificazione della topologia all'inizio della progettazione o dopo che l'ingegnere di progettazione ha acquisito il proprio IP, a seconda di chi utilizza questo strumento flessibile per adattarsi facilmente al loro ambiente di progettazione. Topology Router segue semplicemente il piano o l'intenzione del progettista per fornire risultati di routing di alta qualità. Quando si tratta di ECO, la pianificazione della topologia è molto più veloce da operare rispetto alle singole connessioni, consentendo così ai router di topologia di adottare ECO più velocemente, fornendo risultati rapidi sulla scheda PCB.