PCBニュース - PCB校正用高精度・高速A／Dコンバータクロック安定化回路の設計

PCB校正データコンバータの主な機能は、通常の時間サンプリングからアナログ波形を生成するか、またはアナログ信号から一連の定期的な時間サンプルを生成することである。したがって、サンプリングクロックの安定性は非常に重要である。データコンバータの観点から、この不安定性（すなわち、ランダムクロックジッタ）は、アナログ－デジタル変換器が入力信号をサンプリングする際に不確実性を引き起こす。高速システムでは、クロックまたは発振器波形のタイミング誤差は、デジタルI／Oインターフェースの最大レートを制限する。それだけでなく、通信リンクのビット誤り率も増加させ、さらにA／D変換器を制限する。（ADC）ダイナミックレンジ、データ変換器の最良の性能を得るためには、サンプリング及び符号化クロックを適切に選択することが極めて重要である。

PCB校正ADC回路

近年、高速A／D変換器に関する外国の研究が最も活発であり、サブフラッシュ回路構造（半フラッシュ構造、パイプライン化、多段構造、多段階構造など）の基本的なフラッシュ構造［2］にいくつかの改善された構造が現れている。実際、それらは、複数のフラッシュ回路構成および他の機能回路から成る回路構成である。これにより、基本的なフラッシュ回路構成の欠点を補い、高速で高解像度のA／D変換器を実現することができる。この種の構造は、長期的なSARおよび積分構造を徐々に置き換えている。それに基づいて更なる改良を行うと、折り畳み（MAG AMPS構造とも呼ばれる）と呼ばれる回路構造が得られる。これらの回路設計技術は高速・高分解能・高性能のA／D変換器の開発である。プロモーションで積極的な役割を果たした。

加えて, 高解像度で/三次元コンバータ 回路設計 テクノロジー, シグマデルタ回路構造は現在、非常に人気があります 回路設計 テクノロジー. この回路構造は、高解像度の低速または中程度の速度で使用されない/三次元コンバータ. 徐々にSARと積分回路構造を置き換える, そして、この構造はパイプライン構造と結合した, より高い解像度を達成すると予想される, と高速化/三次元コンバータ.

PCB校正クロックデューティサイクル安定化回路

新時代の兵器・機器における電子システムの継続的な拡張と性能向上に伴い，電子システムの複雑さも増大している。現在の軍事電子システムのデータサンプリング、制御フィードバック、およびデジタル処理の能力および性能を確保するために、特に、軍事データ通信システムおよびデータ取得システムのために、A／D変換器の要件はますます高くなっている。高速・高分解能のA／D変換器の需要が高まっている。クロックデューティサイクル安定化回路は高速として使用されるが、高精度のA／D変換器のコア部は、コンバータのLow−Signal−S信号対雑音比（SNR）と有効ビット（ENOB）の性能において重要な役割を果たす。したがって、高速・高精度のA／D変換器を確実に確保する必要があり、サンプリング・エンコード・クロックが適切なデューティ・サイクルと小さなジッタを有することを保証する必要がある。したがって、クロックデューティサイクル安定化回路の研究を行う必要がある。

クロックデューティサイクル安定化回路は高速・高精度のA／D変換器のコア部であり、独立したクロックデューティサイクル安定化回路を有する製品はほとんどないので、高速で高精度のA／D変換器でしか報告されていない。他の企業の製品と比べると，adi製品は主にdcs（duty cycle stability）回路の改善によりサンプリング性能を向上させることができる。DCS回路はクロック信号のジッタを減少させ、サンプリングタイミングはクロックに依存する。信号は、様々な企業の以前のDCS回路は約0.25 psにジッタを制御することができますが、新しい高性能製品AD 9446とLTC 2208はジッタを約50 fsに減らすことができます。一般的に、ジッタを減少させることによりSNRを改善することができ、それによって実効分解能（EOB：実効ビット数）を増加させ、16ビット量子化数に到達しながら100 MSP以上のサンプリングレートを達成することができる。ジッタを制御することなくサンプリングレートを増加させると、ENOBは減少し、所望の解像度を得ることができない。量子化ビット数を増やすことは不可能である。高性能a／d変換器の開発により，dcs回路は高速，低ジッタ，安定性の方向に発展できる。表1は、A／D変換器のクロックデューティを示す。安定回路の主要な技術的およびパラメータ指標

実際には、これまでのところ、広告の60 fsのジッタは最小だった。現在、アパーチャジッターは一般的に約1 psで制御され、この数より大きいジッタまたは数十psも実際にはほとんど重要ではない。

PCB校正クロック安定化回路の実現法

国内外の研究動向から、高速ADCを安定化するためのクロック回路は、主に位相同期ループ（PLL）である。位相同期システムは本質的に閉ループ位相制御システムである。簡単に言えば、周波数および位相において出力信号を入力信号と同期させることができる回路である。すなわち、システムがロック状態（または同期した状態）に入った後に、発振器の出力信号と入力信号との位相差はゼロであるか、一定のままである。位相同期ループは多くの優れた特性を有するので、高性能プロセッサクロック生成及び分配、システム周波数合成及び変換、及び自動周波数同調トラッキング、デジタル通信におけるビット同期抽出、位相ロック、位相ロック周波数逓倍及び周波数分割等に広く使用することができる。

遅延同期ループdll（delay locked loop dll）設計を提案した。実際には、PLLは主に位相検出器およびフィルタを使用してフィードバッククロック信号および入力クロック信号を監視し、次に生成された電圧差制御を使用して電圧制御発振器を使用して入力クロックに類似した信号を生成し、最終的に周波数ロックの目的を達成する。DLLの機能は、2つのクロックの立ち上がりエッジが整列されるまで、入力クロックとフィードバッククロックとの間に遅延パルスを挿入することであり、同期が達成されるとき、入力クロックパルスエッジとフィードバックパルスエッジが整列されるとき、オンチップ遅延位相ロックループDLLはすべてロックされることができる。クロックがロックされたあと、回路はもはや調整されなくて、2つのクロックの間に差がありません。このように、オンチップ遅延位相ロックループは、クロック分配ネットワークに起因する時間遅延を補償するためにDLL出力クロックを使用し、それにより効果的にクロック源および負荷を改善する。間の時間遅延。まず、遅延線は発振器よりもノイズの影響を受けにくい。これは、波形中のダメージゼロ交差点が遅延線の終端で消失し、発振回路内で再循環し、第2の生成を引き起こすため、DLLの制御電圧変化の範囲内で遅延時間が急激に変化し、すなわち、伝達関数がVCDLのゲインKBCDLと単純に等しくなるためである。つまり、PLLにおいて使用される発振器は不安定性と位相オフセットの蓄積を有し、補償クロックが別々にネットワークの遅延時間を生じた場合、PLLの性能を低下させる傾向にある。したがって、DLLの安定性と安定性はPLLよりも優れている。

PCB校正の全体的回路構造設計

クロックデューティサイクル安定化回路の全体構成を図1の破線で示した。入力バッファアンプA、スイッチK 1、K 2、遅延ロックループ（DLL）から構成される。

サンプリングクロック周波数がDLLの動作限界の下限値よりも低い場合、スイッチK 1およびK 2は上方に閉じられ、DLLはバイパスされるスイッチK 1，K 2を下側に閉じると、DLLは機能し始め、入力クロック信号の位相を調整してデューティクロックが50 %近くになり、ジッタが0.5 psより小さくなる。

Young‐Chenno PCB校正遅延位相同期ループ（DLL）

遅延ロックループ（DLL）の構造は、電圧制御発振器の代わりに電圧制御遅延線（VCDL、電圧制御遅延線）を使用すること以外は、通常の位相同期ループ（PLL）と同様である。その構造図を図2に示す。共通のDLLは、4つの主なモジュールを含みます：位相検出器、チャージポンプ回路、ループフィルタとVCDL。電圧制御遅延線は一連の電圧制御遅延可変電源によって形成されたオープン回路チェーンであり、その出力信号は入力信号の遅延NTDである。電圧制御遅延線の入出力は比較用位相検出器に送られ、両者の位相差は位相同期ループを介して1サイクル（同相比較）または半サイクル（反転比較）でロックされ、その後、単位の遅延時間はt／nまたはt／2 nであり、ここでnは遅延の段数である。

DLLにおける位相検出器の機能は、位相誤差を識別し、チャージポンプの誤差を調整して、電圧発振器の出力周波数を制御することである。共通位相検出器特性はcosine，鋸歯状および三角形である。位相検出器は、アナログ位相検出器とデジタル位相検出器の2種類がある。主な指標は以下の通りです。

1）位相検出特性曲線。すなわち、位相検波器の出力電圧は入力信号の位相差によって変化する。この特性は線形であり、大きな線形範囲を有する。

2）位相検出感度。すなわち、単位位相差で発生する出力電圧はV／RAJである。理想位相検出器の位相弁別感度は、入力信号の振幅とは無関係であるべきである。位相弁別特性が非線形の場合は、一般的にPt＝0の感度と定義される。

（3）位相差、すなわち出力電圧が位相差に対して単調に変化する位相範囲。

（4）位相検出器の動作周波数。

DLLにおけるチャージポンプは実際には電荷スイッチであり、位相差とリードラグを電流に変換し、1次コンデンサの積分動作により制御電圧に変換し、このフィードバック制御電圧を使用して遅延時間を制御する。必要な位相遅延を達成するために。

DLLは2つの機能を有する。一つはデューティサイクルを検出することであるもう1つはクロックジッタを検出することである。遅延ロックがクロックサイクルの50 %であるので、位相検出器（PDF）がデューティサイクルが50 %より大きいことを検出すると、ポンプ（CP）は上昇し、デューティサイクルを減少させ、逆に、デューティサイクルを増加させる。

以上が高精度・高速Aの設計入門です/PCB校正用Dコンバータクロック安定化回路. IPCBも提供されて PCBメーカー and PCB製造 テクノロジー