PCBニュース - 高解像度ADCのボードレイアウト

高速adc（アナログ／ディジタル変換器）は，様々な応用分野（質量分析器，超音波，ライダー／レーダ，通信トランシーバモジュールなど）のキーアナログ処理部品である。アプリケーションが時間ドメインまたは周波数ドメインに基づいているかどうかにかかわらず、ADCの最高のダイナミックなパフォーマンスが必要です。より速くてより高い解像度ADCは、超音波システムがより詳細な像を有するのを可能にして、通信システムがより高いデータ処理能力を有するのを可能にする。

14ビット以上の解像度ADCのサンプリングレートが100 mサンプリング範囲まで増加するにつれて, システム設計者は、クロック設計と配布とボードレイアウトで専門家にならなければなりません.
システム設計におけるいくつかの重要な問題について述べた, with particular attention to printed circuit board (PCB) ground and power plane wiring テクノロジー. 現代のADCは現代のボードデザインを必要とする. 正確なクロックソースまたは慎重に設計されたボードレイアウトなし, 高性能コンバータは性能指標に達しない.
単一IFヘテロダイン受信機構造と先進電力増幅器線形化アルゴリズムはADC性能に対する要求事項を提示している. このようなシステムは、コンバータの固有のジッタ性能を1未満に押すことである/2 ps. 同様に, 試験機器技術者は高度スペクトルアナライザの開発のために広帯域で非常に低い雑音性能を持つ必要がある.
したがって, 高速データ変換システムの最も重要なサブ回路はクロック源である. これは、クロック信号のタイミング精度がADCの動的性能に直接影響するからである.
この効果を最小限にする, ADCクロック源は、非常に低いタイミングジッタまたは位相雑音を有する必要がある. この回路がクロック回路を選ぶとき考慮されないならば, システムの動的性能は良くない. これは、フロントエンドアナログ入力回路の品質またはコンバータ100の固有のジッタ性能とは無関係である. 正確なクロックは、常に正確な時間間隔でエッジ遷移を提供することができます.
事実上, クロックエッジは連続的に時間間隔を変更する. したがって, このタイミングの不確実性は、データ変換プロセスによってサンプル波形の信号対雑音比を総合的に評価するために使用することができる.
The maximum clock jitter is determined by the following formula:
Tj(rms)=(VIN(p-p) /VINFSR)*(1/(2(N+1)*π*fin)
If the input voltage (VIN) is equal to the full scale range of the ADC (VINFSR), the jitter requirement becomes a factor of the ADC resolution (N bits) and the sampled input frequency (fin).
入力周波数, the total jitter requirement is:
Tj(rms)=1* (1/215π*70*106))
Tj(rms)=140fs
Since many systems distribute the reference clock through the backplane or another connection, 信号品質を低下させる, the local oscillator (VCXD with low phase noise) is usually used as the timing source of the ADC. 図1は、タイミング生成を達成するためのnsのLMX 2531クロック合成の使用を示している. タイミングジェネレータに接続されたLMX 2531は、プログラマブル分周器シンセサイザ30によって出力される, 100フェムト秒未満のジッタ性能を与えること.

以上が PCBボード 高解像度ADCのレイアウト. IPCBも提供されて PCBメーカー and PCB製造 technology.