Chính xác sản xuất PCB, PCB tần số cao, PCB cao tốc, PCB chuẩn, PCB đa lớp và PCB.
Nhà máy dịch vụ tùy chỉnh PCB & PCBA đáng tin cậy nhất.
Với các cạnh tín hiệu ngày càng nhanh hơn, các vấn đề mà các nhà thiết kế của bảng PCB kỹ thuật số tốc độ cao ngày nay phải đối mặt là không thể tưởng tượng được vài năm trước. Đối với sự thay đổi cạnh tín hiệu dưới 1 nanosecond, điện áp giữa lớp cung cấp điện và lớp mặt trên PCB không giống nhau ở khắp mọi nơi trên bảng mạch, ảnh hưởng đến nguồn cung cấp điện của chip IC và gây ra lỗi logic của chip. Để đảm bảo hoạt động chính xác của các thiết bị tốc độ cao, các nhà thiết kế nên loại bỏ các biến động điện áp như vậy và duy trì các con đường phân phối điện trở kháng thấp. Để làm điều này, bạn cần thêm tụ nối vào bảng mạch để giảm tiếng ồn được tạo ra bởi các tín hiệu tốc độ cao trên máy bay điện và mặt đất. Bạn phải biết bao nhiêu tụ tụ để sử dụng, giá trị của mỗi tụ tụ nên là gì và đặt chúng ở đâu trên bảng. Một mặt, bạn có thể cần rất nhiều tụ điện, và mặt khác, không gian trên bảng mạch là hạn chế và quý giá, và các chi tiết này có thể làm hoặc phá vỡ thiết kế.
Cách tiếp cận thiết kế thử nghiệm và lỗi là tốn thời gian và tốn kém, thường dẫn đến các thiết kế quá hạn chế mà thêm chi phí sản xuất không cần thiết. Sử dụng các công cụ phần mềm để mô phỏng và tối ưu hóa thiết kế bảng và sử dụng tài nguyên bảng là một cách tiếp cận thực tế hơn cho các thiết kế được kiểm tra lặp lại cho các cấu hình bảng khác nhau. Bài viết này minh họa quá trình này bằng cách sử dụng thiết kế bảng mạch xDSM (Dense Subcarrier Multiplexing) cho mạng không dây sợi / băng thông rộng. Công cụ mô phỏng phần mềm sử dụng SIwave của Ansoft, dựa trên công nghệ yếu tố hữu hạn toàn sóng lai và có thể nhập thiết kế bảng trực tiếp từ các công cụ bố trí Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore và Zuken CR-5000 Board Designer. Hình 1 là bố trí PCB của thiết kế trong SIwave. Vì cấu trúc của PCB là phẳng, SIwave có thể thực hiện một phân tích toàn diện một cách hiệu quả, và đầu ra phân tích của nó bao gồm cộng hưởng, trở kháng, thông số S của mạng được chọn và mô hình Spice tương đương của mạch. Kích thước của bảng xDSM, tức là máy bay điện và mặt đất, là 11 x 7,2 inch (28 x 18,3 cm). Các lớp điện và mặt đất là cả lá đồng dày 1,4 mil được tách ra bởi một chất nền dày 23,98 mil. Để hiểu thiết kế của bảng, trước tiên, xem xét đặc điểm bảng trần (không gắn thành phần) của bảng xDSM. Tùy thuộc vào thời gian tăng của tín hiệu tốc độ cao trên bảng, bạn cần hiểu hành vi của bảng trong phạm vi tần số lên đến 2GHz. Hình 2 cho thấy phân phối điện áp khi một tín hiệu hình xoắn kích thích bảng cộng hưởng ở 0,54GHz. Tương tự như vậy, bảng có cộng hưởng ở 0,81GHz và 0,97GHz trở lên. Để hiểu rõ hơn, bạn cũng có thể mô phỏng sự phân phối điện áp giữa các phẳng điện và mặt đất trong chế độ cộng hưởng ở các tần số này.
Trong chế độ cộng hưởng ở 0,54GHz, sự khác biệt điện áp giữa phẳng điện và phẳng mặt đất ở trung tâm của bảng thay đổi thành không. Điều tương tự cũng đúng với một số chế độ cộng hưởng tần số cao hơn. Nhưng điều này không phải là trường hợp trong tất cả các chế độ cộng hưởng, ví dụ như trong các chế độ cộng hưởng thứ tự cao hơn ở 1,07GHz, 1,64GHz và 1,96GHz, sự khác biệt điện áp ở trung tâm của bảng không phải là không. Tìm điểm không thay đổi dropout giúp chúng ta đặt các thiết bị đòi hỏi thay đổi hiện tại lớn trong một khoảng thời gian ngắn. Ví dụ, nếu một chip FPGA Xinlix được đặt trên một bảng mạch, chip sẽ tạo ra một sự thay đổi 2A trong dòng đầu vào trong 0,2 nanogiây. Một sự thay đổi dòng điện lớn như vậy trong một thời gian ngắn sẽ gây ra vấn đề toàn vẹn điện của bảng mạch, điều này sẽ khiến bảng mạch tạo ra các chế độ cộng hưởng khác nhau, dẫn đến điện áp không đồng đều trên lớp cung cấp điện và lớp mặt đất. Tuy nhiên, một số chế độ cộng hưởng có đặc điểm không rơi ở trung tâm của bảng, vì vậy đặt chip FPGA ở đây tránh các chế độ cộng hưởng tần số thấp này trên bảng. Chip FPGA không thể kích thích các chế độ cộng hưởng tần số thấp này bởi vì kết nối với các chế độ cộng hưởng này từ trung tâm của bảng sẽ không thể. Đường cong màu tím cho thấy cộng hưởng gây ra khi chip ở trung tâm của bảng rút dòng từ máy bay điện. Trên thực tế, các đỉnh xuất hiện ở tần số cộng hưởng thứ tự cao hơn 1,07GHz, 1,64GHz và 1,96GHz, nhưng không ở tần số cộng hưởng thứ tự thấp hơn 0,54GHz, 0,81GHz và 0,97GHz, như chúng tôi mong đợi. Đường cong màu tím cho thấy cộng hưởng gây ra khi chip ở trung tâm của bảng rút dòng từ máy bay điện; đường cong màu xanh lá cây cho thấy phản ứng khi chip được đặt ngoài trung tâm.
Mặc dù vị trí và vị trí thiết bị có thể giúp giảm các vấn đề về tính toàn vẹn năng lượng, nhưng chúng không giải quyết tất cả các vấn đề. Đầu tiên, bạn không thể đặt tất cả các thành phần quan trọng ở trung tâm của bảng. Thông thường, tính linh hoạt đặt thiết bị là hạn chế. Thứ hai, luôn có một số chế độ cộng hưởng sẽ phấn khích ở bất kỳ vị trí nào. Ví dụ, đường cong màu xanh lá cây trong Hình 3 cho thấy khi bạn đặt chip ngoài trung tâm dọc theo một số trục, chế độ cộng hưởng 0,54GHz sẽ được kích thích. Chìa khóa để thiết kế thành công PDS (hệ thống phân phối điện) của bảng mạch là bổ sung tụ nối tại các vị trí thích hợp để đảm bảo tính toàn vẹn của nguồn cung cấp điện và đảm bảo rằng tiếng ồn nhảy lên mặt đất đủ nhỏ trên phạm vi tần số đủ rộng.
Tụ điện ngắt nối
Hãy tưởng tượng một FPGA chìm 2A trên một cạnh tăng 0,2ns, tại thời điểm đó điện áp cung cấp tạm thời giảm (rơi xuống) và điện áp phẳng mặt đất tạm thời kéo lên (nhảy xuống mặt đất). Sự biến đổi của nó phụ thuộc vào trở kháng của bảng và tụ điện tách ghép tại các chân thiên vị chip để cung cấp dòng điện (Hình 4a). Vì giá trị tạm thời của dòng điện là 2A, giá trị tạm thời của điện áp được xác định bởi V = ZôI, Z là trở kháng nhìn thấy từ đầu chip, do đó, để tránh dao động đỉnh của điện áp, trong phạm vi tần số từ DC đến băng thông tín hiệu, giá trị Z phải dưới một ngưỡng nhất định. Sự biến đổi của nó phụ thuộc vào trở kháng của bảng và tụ điện tách ghép tại các chân thiên vị chip để cung cấp dòng điện; Để tránh tăng điện áp, giá trị Z phải dưới một tần số nhất định trong phạm vi tần số từ DC đến băng thông tín hiệu. giá trị ngưỡng. Phần đường chấm dứt trong hình là khu vực mục tiêu mà trở kháng PDS nên đáp ứng. Trong thiết kế này, để duy trì tính toàn vẹn năng lượng, biến động điện áp từ điện đến mặt đất phải được giữ trong vòng 5% của giá trị tiêu chuẩn 3,3V. Do đó, tiếng ồn không thể lớn hơn 0,05 × 3,3V = 165 mV. Theo điều này, trở kháng của PDS có thể được tính toán theo định luật Ohm: 165mV / 2A = 82,5mΩ
. Đối với tần số, thường là 1 kHz hoặc thấp hơn - nguồn cung cấp điện đáp ứng các đặc điểm trở kháng, và cấu trúc của nguồn cung cấp điện và máy bay mặt đất thường không phá hủy các đặc điểm trở kháng bởi vì chúng thể hiện đặc điểm kháng và cảm ứng thấp. Và khi tần số cao hơn 1kHz, cảm ứng lẫn nhau của con đường hiện tại đủ lớn để gây ra điện áp vượt quá giá trị giới hạn, theo Đối với tần số cao hơn, tụ nối là cần thiết như một kết nối trở kháng thấp giữa phẳng điện và phẳng mặt đất. Băng thông tín hiệu cần thiết để đáp ứng các yêu cầu trở kháng PDS có thể được ước tính bằng phương trình sau: Trong thiết kế này, băng thông của nó là 1,75GHz.
Để đạt được băng thông rộng như vậy, thường cần phải đặt nhiều tụ gốm tần số cao trong khu vực tín hiệu MHz và đặt tụ điện phân lớn hơn trong khu vực tín hiệu kHz. Cùng với các thành phần khác, ma trận tụ điện này chiếm không gian bảng có giá trị. Các nguyên mẫu vật lý là điều không thể thiếu trong các phương pháp thiết kế thử và lỗi, và công nghệ tạo nguyên mẫu ảo cho phép các nhà thiết kế giải quyết vấn đề này mà không cần các nguyên mẫu vật lý. Thiết kế PDS cho một bảng PCB, chẳng hạn như bảng xDSM trong ví dụ này, sử dụng SIwave để đặt cổng tại chip IC và tính điện trở đầu vào của bảng trong băng thông thích hợp. Đường cong màu đỏ trong Hình 5 cho thấy trở kháng không có tụ điện trên bảng. Cả trục trở kháng và trục tần số đều có tọa độ logarithmic. Mô phỏng cho thấy hiệu ứng của công suất của bản thân bảng và bỏ qua vòng dòng điện gây ra thấp thông qua nguồn cung cấp điện. Như bạn có thể thấy từ biểu đồ, trở kháng tăng với tần số giảm, nhưng vì vòng thông qua nguồn cung cấp điện cũng có trở kháng thấp, mối quan hệ này không nghiêm ngặt. Đường cong màu đỏ cho thấy kháng trở khi không có tụ điện trên bảng mạch; đường cong màu xanh tối là đặc điểm trở kháng sau khi thiết kế lại; đường cong màu xanh sáng là đường cong trở kháng sau khi thêm ma trận tụ 10nF; đường cong màu cho thấy ma trận tụ 1nF được thêm lại. Kết quả của. Theo Z = 1 / (j · C), đường thẳng trong đường cong màu đỏ cho thấy công suất của bản thân bảng là 74nF. Để giữ trở kháng dưới trở kháng mục tiêu 82,5mΩ ở 1MHz, giá trị tụ điện nên là ít nhất 2ÂμF - gần gấp 30 lần công suất của bản thân bảng. Đối với điều này, 22 ma trận tụ điện 0.1μF cần được thêm trước. Đường cong màu xanh tối trong hình là đặc điểm trở kháng được thiết kế lại. Trong hầu hết các phạm vi tần số, thiết kế đáp ứng các yêu cầu của đặc điểm trở kháng. Nhưng ở đầu cao của băng thông, ESL (cảm ứng loạt tương đương) của tụ điện, ESR (kháng loạt tương đương) và cảm ứng bổ sung gây ra bởi khoảng cách tụ điện làm cho đường cong trở kháng không đáp ứng các yêu cầu đặc điểm trở kháng. Vì các tụ điện nhỏ hơn có giá trị ESL và ESR nhỏ hơn, việc thêm bypass giúp cải thiện đặc tính tần số cao của chúng. Đường cong màu xanh sáng trong Hình 5 là đường cong trở kháng sau khi thêm ma trận tụ 10nF khác. Đường cong màu xanh lá cây hiển thị kết quả sau khi thêm ma trận tụ 1nF một lần nữa. Bổ sung mỗi ma trận công suất cải thiện các đặc điểm trở kháng, nhưng kết quả vẫn đủ để đáp ứng các đặc điểm trở kháng. Ở giai đoạn này của thiết kế, nhà thiết kế có thể thêm mô phỏng điện từ cùng với mô phỏng mạch để hoàn thành thiết kế. Cách tiếp cận này cho phép các nhà thiết kế mô hình trở kháng bên thấp, bao gồm các hiệu ứng tải nguồn cung cấp điện. Nó cũng có thể trực tiếp kích thích tiếng ồn trên chân điện để xác minh trực tiếp tiếng ồn máy bay điện, tránh chi phí thiết kế không cần thiết gây ra bởi phân tích quá mức của trở kháng máy bay điện.
Các cổng đầu vào và đầu ra trước tiên nên được thêm vào các vị trí được chọn. Cổng đã được thêm vào một chip IC ở trên, và sau đó một cổng nên được thêm vào cuối đầu vào điện, và hai cổng nên được thêm vào vị trí lắp đặt của hai chip khác. Sau đó trong SIwave, bạn có thể thực hiện một quét băng thông rộng để có được ma trận phân tán thông số S 4x4 trên toàn bộ băng thông. Full-Wave Spice sau đó có thể được sử dụng để tạo ra các tệp mạch tương thích với Spice để phân tích thêm trong môi trường mô phỏng mạch. Trong tệp mạch được tạo ra, bảng PCB nằm ở trung tâm của mạch. Tệp mạch cũng bao gồm một mô hình của FPGA - một nguồn dòng với một đầu dò dòng và một đầu dò điện áp khác biệt. mạch Spice được tạo ra bởi Full-wave Spice cũng bao gồm ba ma trận tụ điện được đề cập ở trên. Thêm ma trận tụ tụ thứ tư tại IC sẽ làm giảm trở kháng cao hơn nữa. mạch cũng bao gồm một nguồn cung cấp điện DC với một lượng nhỏ tụ nối từ 1nF đến 100ÂμF. Ngoài ra còn bao gồm các mô hình của hai chip IC khác, được bao quanh bởi một mảng nhỏ tụ 100nF.
Các đường cong xanh và xanh lá cây đại diện cho các đường cong toàn vẹn năng lượng của chip IC mà không cần thêm và thêm một bộ ma trận tụ tương ứng; Đường cong màu đỏ đại diện cho sự thay đổi đột ngột của dòng đầu vào của chip. Kết quả mô phỏng tiếng ồn cho điện áp cung cấp điện của FPGA được hiển thị. Đường cong màu đỏ đại diện cho sự thay đổi đột ngột trong dòng đầu vào của chip - dòng thay đổi từ 0A lên 2A trong 0,2 nanogiây. Đường cong màu xanh đại diện cho đường cong điện áp của chip IC mà không cần thêm một bộ ma trận tụ điện. So với 3,3V, biến động điện áp đã rất nhỏ, nhưng nó vẫn vượt quá thông số kỹ thuật 5%. Đường cong màu xanh lá cây đại diện cho đường cong dao động điện áp sau khi thêm nhóm thứ tư của ma trận tụ điện, và thiết kế cuối cùng đáp ứng thông số kỹ thuật yêu cầu tiếng ồn cung cấp điện ít hơn 165mV. Các chip khác trên bảng có thể được phân tích theo cùng một cách để đảm bảo rằng chúng không bị ảnh hưởng bởi giảm điện và nhảy xuống mặt đất. Trong ví dụ này, hai chip khác lần lượt hút 100mA và 50mA, và đóng góp của chúng vào tiếng ồn tương đối nhỏ. Thiết kế cấp bảng PCB của các mạch tốc độ cao là rất thách thức. Để đảm bảo hoạt động chính xác của mạch, PDS của mạch cần được thiết kế cẩn thận, bao gồm thêm hàng trăm tụ nối trên bảng mạch và chọn giá trị tụ nối phù hợp và vị trí theo nhu cầu. Sử dụng phương pháp mô phỏng của nguyên mẫu ảo thay vì phương pháp thiết kế thử nghiệm và lỗi để tối ưu hóa thiết kế toàn vẹn năng lượng của bảng PCB có thể rút ngắn chu kỳ thiết kế và tiết kiệm chi phí thiết kế một cách hiệu quả.
