PCB部落格 - 高速PCB板設計中的串擾問題

本文將分析高速通信中訊號串擾的原因 PCB電路板 設計, 以及抑制和改進的方法. 在當今飛速發展的電子設計領域, 高速、小型化已成為設計的必然趨勢. 同時, 訊號頻率新增等因素, 電路板尺寸的减小, 佈線密度的新增, 並且，由於板層數量的新增而導致的層間厚度的减小將導致各種信號完整性問題. 因此, 在設計高速電路板時，有必要考慮信號完整性問題, 掌握信號完整性理論, 然後指導和驗證高速電機的設計 PCB板. 在所有信號完整性問題中, 串擾很常見. 串擾可能發生在晶片內部, 以及在電路板上, 連接器, 晶片封裝, 和電纜.

1. 的生成 PCB板 串擾

串擾是指當訊號在傳輸通道上傳輸時，由於電磁耦合對相鄰傳輸線的影響。 過多的串擾可能會導致電路錯誤觸發，導致系統無法正常工作。 變化訊號（例如階躍訊號）沿傳輸線從A傳播到B，並且在傳輸線C到D上發生耦合訊號。當變化訊號返回到穩定直流電平時，耦合訊號也不再存在。 囙此，串擾只發生在訊號跳頻過程中，訊號變化越快，產生的串擾越大。 串擾可分為電容耦合串擾（由於干擾源的電壓變化，感應電流在被干擾物體上感應，導致電磁干擾）和感應耦合串擾 （由於干擾源的電流變化，在被干擾物體上產生感應電壓，從而引起電磁干擾。引起電磁干擾）。 其中，耦合電容產生的串擾訊號在受擾網絡上可分為正向串擾和反向串擾Sc，且這兩個訊號具有相同的極性； 耦合電感產生的串擾訊號也分為正向串擾和反向串擾Sc，這兩個訊號具有相反的極性。 電容和互感都與串擾有關，但需要單獨考慮。 當返回路徑是一個寬而均勻的平面時，與電路板上的大多數耦合傳輸線一樣，電容和電感耦合電流的量大致相同。 此時，有必要預測兩者之間的串擾量。 如果並行訊號的介質是固定的，即在帶狀線的情况下，則由耦合電感和電容引起的正向串擾近似相等並相互抵消，囙此只需要考慮反向串擾。 如果並行訊號的介質不固定，即在微帶線的情况下，隨著並行長度的新增，由耦合電感引起的正向串擾大於由耦合電容引起的正向串擾，囙此內部並行訊號的串擾高於表層的串擾。 並行訊號的串擾很小。

2.PCB串擾的分析與抑制

高速PCB板設計的整個過程包括電路設計、晶片選擇、原理圖設計、PCB板佈局和佈線等步驟。 在設計過程中，有必要在不同的步驟中發現串擾，並採取措施加以抑制，以達到减少干擾的目的。

3.、PCB串擾計算

串擾的計算非常困難。 影響串擾訊號幅度的主要因素有3個：記錄道之間的耦合度、記錄道間距和記錄道終止。 正向和返回路徑上沿微帶跡線的電流分佈如圖2所示。跡線和平面之間（或跡線和跡線之間）的電流分佈為共阻抗，這將由於電流擴展而導致相互耦合， 峰值電流密度直接低於軌跡中心，並且從軌跡兩側迅速向地面衰减。 當軌跡遠離平面時，正向和返回路徑之間的回路面積新增，與回路面積成正比的電路電感新增。 以下等式描述了感應由正向和反向電流路徑形成的整個回路的電流分佈。 它描述的電流也是存儲在訊號軌跡周圍磁場中的總能量。

4.PCB串擾分析

使用EDA工具類比PCB板的串擾可以快速發現、定位和解决PCB板實現中的串擾問題。 高速設計中的模擬包括佈線前的原理圖模擬和佈線後的PCB板模擬。 它可以使用通過模擬獲得的約束作為實際佈線約束，提前預測和消除串擾問題，從而有效地約束佈局和更改堆棧，並在板佈局之前優化時鐘、關鍵訊號拓撲和終止。 BoardSim用於放置後和佈線類比，它可以預測PCB板導線之間的未知耦合效應，在示波器中顯示類比結果，並顯示所有串擾波形的詳細資訊。 其目的是預測和發現實際成品的串擾問題，從而節省設計師的時間，避免原理樣機的重複設計和製造。 對於預佈局類比，LineSim需要首先建立一個基本的耦合模型，並針對不同的電路環境設定不同的約束，包括導線間距、並聯長度、驅動器IC的開關速度、介質厚度、堆棧結構等。這些約束使設計人員能够瞭解設計早期可能出現的問題，以便有效地規劃， 减少放置和佈線之前可能發生的串擾，並找到約束作為放置和佈線下一步的約束。 在驅動晶片選擇方面，可以引入IBIS（輸入/輸出緩衝資訊規範）模型，該模型通常由晶片製造商提供。 使用BoardSim對佈線進行串擾分析時，有3種方法：互動式串擾類比、快速批次處理和詳細批次處理。 其中，互動式串擾模擬可以通過數字示波器直觀地觀察干擾情况。 本文提出了幾何閾值和電閾值的概念。 幾何閾值將定義某個區域，任何進入該區域並具有一定長度的網絡都被視為攻擊網絡； 電力閾值將定義干擾量，任何對網絡造成干擾超過該量的網絡都被視為攻擊。 網絡 幾何閾值的使用要求設計者對串擾有一定的瞭解，並知道在什麼距離和哪一層會產生多少串擾。 囙此，通常建議使用更準確、分析更快的電閾值。 基本模型有兩個網絡：驅動器A0（驅動線是時鐘訊號線，其工作頻率為5.12MSPS），通過傳輸線連接到1MW電阻器C0； 接收模式下的驅動器A1通過傳輸線連接到720KW電阻器C1。 優越的 每個耦合傳輸線的特性阻抗為68.8W，耦合長度為9in。 HyperLynx計算出每條線路的延遲約為1.581ns。 該模型分為8層，兩條訊號線設定為內層線（和微帶線），位於同一層。 在PCB佈局和佈線約束中，線寬為5mil，線間距為5mil，相對介電常數設定為4.3。在圖中，示波器探頭分別添加在A0、地下一層和C1處。 示波器可用於查看波形。 B1的10MW電阻也設定為用於添加探針。

5、串擾抑制

無論是設計前的串擾計算、佈局佈線前的模擬，還是佈局佈線後的模擬，都是為了使PCB板能够快速達到干擾。 囙此，有必要在設計過程中利用以往的經驗來解决當前的問題。 以下是有效避免佈局和佈線中串擾的經驗總結：

1）電容耦合和電感耦合產生的串擾隨著受干擾線路負載阻抗的新增而新增，囙此减少負載可以减少耦合干擾的影響；

2）儘量新增可能出現的電容耦合導線之間的距離，用地線隔離導線更有效；

3）在相鄰訊號線之間插入地線也可以有效减少電容性串擾。 該地線需要每隔1/4波長連接到接地層。

4）很難抑制電感耦合。 有必要盡可能减少環路的數量，减少環路面積，並且不要讓訊號環路共亯同一條導線。

5）避免訊號共亯回路。

在高速的過程中 PCB板 設計, 不僅需要詳細瞭解理論概念, 還要不斷積累經驗，不斷完善理論. 同時, 熟練使用相關輔助軟件也可以縮短設計週期, 從而提高競爭力, 並對設計的成功完成起到重要作用. 高速 PCB板-層次和系統層次的設計是一個複雜的過程, 包括訊號串擾在內的信號完整性問題不容忽視. 在設計週期的不同階段使用不同的方法，以確保快速高效地完成設計, 節省時間並避免重複 PCB板.