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パラメトリック制約を用いたPCB基板設計について
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パラメトリック制約を用いたPCB基板設計について

パラメトリック制約を用いたPCB基板設計について

2022-04-06
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Author:ipcb

現代, 年に考慮された要因 PCBボード デザインはますます複雑である, 時計など, クロストーク, インピーダンス, 検出, 製造工程, etc., デザイナーがしばしばレイアウトを繰り返す, 検証及び保守作業. パラメータ制約エディターは、これらのパラメータを設計して、デザイナーがデザインと生産プロセスの間、これらの時々時々反対のパラメータをよりよく扱うのを助けることができます. 近年, 要求事項 PCBボード レイアウトと配線はますます複雑になってきた, そして、集積回路のトランジスタの数は、ムーアの法則, これは、デバイスを高速化し、各パルスエッジの立ち上がり時間を短縮. 同時に, ピンの数も増加. ますます, しばしば500から2に,ピン. この全てが密度を生み出す, クロッキング, PCBを設計する際のクロストーク問題. 数年前, 大部分 PCBボード いくつかの「重要な」ノードがありました。通常、インピーダンスのいくつかの制約を参照する, 長さ, クリアランス. PCBボード デザイナーは一般的にこれらのトレースを. マニュアル配線, そして、自動的に大規模に回路全体をルートにソフトウェアを使用します. 今日の PCBボードsはしばしば5,000以上のノード, そしてそれらの50 %以上が重要なノードである. 市場圧力のために時間, この時点で手動ルーティングは可能ではありません. さらに, だけでなく、重要なノードの数が増加して, しかし、各ノードに制約があります. これらの制約は主にパラメータ依存性と複雑な設計要件のためである. 例えば, つのトレースの間隔は、ノード電圧および基板材料の関数に依存する. ディジタルIC上昇時間. 両方の高クロック速度と低クロック速度のデザインが影響を与える. セットアップとホールド時間は、より速いパルス発生のため、より短いです. 加えて, 相互接続遅延は高速回路設計の全遅延の重要な部分である. また、低速設計のために非常に重要です. 上記の問題のいくつかは、ボードが少しより大きく設計されることができるならば、解決するのがより簡単であるでしょう, しかし、現在の傾向は正反対です. 回路基板は配線遅延と高密度実装要求により小さくなっている, 小型化設計ルールに従わなければならない高密度回路設計の結果. 減少した立ち上がり時間とこれらの小型化設計規則の組み合わせは、クロストークノイズの問題をより多くの, ボールグリッドアレイと他の高密度パッケージ自体は、クロストークのような問題を悪化させることができる, スイッチングノイズ, グラウンドバウンス.

PCBボード

固定制約が存在する
これらの問題に対処する伝統的な方法は、経験によって電気的およびプロセス要件を固定制約パラメータに翻訳することである。デフォルト値, テーブルまたは計算. 例えば, 回路を設計するとき, エンジニアは、定格インピーダンスを最初に決定する, それから、プロセス要件に従って必要なインピーダンスを達成することができる定格線幅を「推定する」, または、干渉テーブルをテストするために計算テーブルまたは算術プログラムを使用する, そして、長さ制約を見つける. . このアプローチは、通常、1つの経験的データのセットを PCBボード デザイナー, これは、自動場所とルートツールを使用して設計するときに利用することができます. このアプローチの問題は、経験的データが一般的な原理にすぎないことである, そしてほとんどの場合、それらは正しい, しかし、時々、彼らはうまくいかないか、間違った結果に至ります. この方法が原因となるエラーを見るために上記のインピーダンス判定の例を挙げましょう. インピーダンスに関連する因子は回路基板材料の誘電特性を含む, 銅箔の高さ, 各層から地面までの距離/パワーレイヤー, と線幅. 最初の3つのパラメータは一般的に生産プロセスによって決定されるので, 通常、デザイナーは線幅に依存します. インピーダンスを制御する. 各回路層は、接地又は電力層とは異なる距離を有するので, 各層に対して同じ経験的データを使用することは明らかに間違っている. 問題は、開発中に使用される製造プロセスまたはボードの特性がいつでも変更される可能性があることによって複雑になります. ほとんどの時間, これらの問題はプロトタイピング段階で公開される, これは、回路基板を修理することによって解決されるか、または問題を見つけた後にボードを再設計することによって解決される. これは高い, 修正は、しばしば更なるデバッグを必要とするさらなる問題を紹介します, そして、市場への時間の遅れによる失われた収益は、デバッグのコストよりはるかに大きいです. ほとんどすべてのエレクトロニクスメーカーはこの問題に直面している, そしてそれは伝統的な伝統に沸騰する PCBボード 設計ソフトウェアは電気性能要求の現在の現実を維持できない, この点では機械設計上の経験的データとして単純ではない.

パラメトリック制約
設計ソフトウェアベンダーは、制約にパラメータを加えることによってこの問題を解決しようとしています。このアプローチの美しさは、それが完全に様々な内部電気特性を反映する機械仕様を指定できるということです, そして、それがPCB設計に加えられる限り, デザインソフトウェアは、この配置を使用して自動配置とルーティングツールを制御できます. その後の製造工程変更, 再設計する必要はない. デザイナーは、単にプロセス特性パラメータを単に更新する必要があります. 次に、デザイナーは、DRC(デザインルール検査)を実行して、新しいプロセスが他のデザインルールに違反するかどうかを判断できます。 そして、どんなエラーを正すためにどんなデザインの側面を変えなければならないかを知るために. 制約は数式の形式で入力できます, 定数を含む, 各種演算子, ベクター, その他の設計制約, パラメトリックルール駆動システムによる設計者の提供. 制約をルックアップテーブルの形式で入力することもできます, PCBまたは回路上のデザインファイルに格納する. PCBボード ルーティング, 銅箔エリア, そして、レイアウトツールはこれらの条件によって生成される制約に従わなければなりません. DRCは、全体のデザインがこれらの制約に従うかどうか確かめます, 線幅を含む, 間隔,と領域要件(領域や高さの制約など)など。非常に単純な例は、立ち上がり時間制約です, 一般的に定数1に設定される.5 NS. この状態によると, トレース長制約を得ることができます, それで, 5,800ミル/nsの立ち上がり時間.5 NS. もう少し複雑な例は、要素間隔です, これは、検出角の正接をデバイス高さに掛けて決定する, 要素間隔の値.

階層的管理:パラメトリック制約の主要な利点は階層的に扱うことができることである. 例えば, グローバルライン幅ルールは、デザイン全体のデザイン制約として使用できます. もちろん, この原則をコピーできない個々の領域またはノードがあります. この時に, 高い制約をバイパスすることができ、階層設計における低レベル制約を使用することができる.
1) 他の制約のない全オブジェクトに対する設計制約.
2) ある層上のオブジェクトの階層的制約.
3) 特定の型に含まれるすべてのノードのノード型制約.
4)ノード制約、特定のノードに使用される.
5) クラス間制約, 2つのタイプのノード間の制約を表す.
6)スペース内のすべてのデバイスに対するスペース制約.
7) デバイスの制約, 特定のデバイス.

例1: 線の幅 = f (インピーダンス, レイヤー間隔, 誘電率, 銅箔高さ
パラメトリック制約がインピーダンスを制御するための設計ルールとしてどのように使用されるかの一例である。前述の通り, インピーダンスは誘電率の関数である, 近接回路層までの距離, 銅線の幅と高さ. 設計によって必要とされるインピーダンスが決定されたので, これらの4つのパラメータは、インピーダンス式を書き換えるために任意の変数として任意に取ることができる, ほとんどの場合、デザイナーが制御できる唯一のパラメータは線幅です. このため, 線幅の制約はインピーダンスの関数である, 誘電率, 近ライン層までの距離, 銅箔高さ. 式がレベル制約として定義され、製造プロセスパラメータが設計レベル制約として定義されるなら, ソフトウェアラインを自動的にライン幅を調整するときに設計ラインラインの変更を補償する. 同じように, 設計された回路基板が他のプロセスによって製造され、銅箔高さが変更される場合, デザインレベルで銅箔高さパラメータを変更するだけで、レベルの関連する規則が自動的に再計算されます.

例 2: デバイスインターバル=最大(デフォルト間隔、F (デバイスの高さ、検出角度)。
パラメトリック制約と設計ルールチェックを使用することの明白な利点は、パラメトリックアプローチが非常に移植性があり、設計が変更されるときに監視可能であることである。この例では、プロセスの特性とテスト要件によってデバイスの間隔がどのように決定されるかを示します. 上記の式は、デバイス間隔がデバイス高さおよび検査角度の機能であることを示す. 通常、検出角は基板全体の定数である, したがって、設計レベルで定義することができます. 検査が異なる機械に変更されるとき, デザインレベルで新しい値を入力するだけで全体のデザインを更新できます. 新しいマシン性能パラメータを入力した後, デザイナーは単にDRCを実行して、デバイスの間隔が新しいスペーシング値と競合しているかどうかをチェックし、デザインが実現可能かどうかを知ることができます, むしろ分析し、修正し、新しい間隔のためのハード計算を必要とはるかに簡単.

例3:コンポーネントレイアウト
デザインオブジェクトと制約の整理に加えて、コンポーネントの配置にはデザインルールを使用できます, これは、エラーを導入せずに、制約に基づいてデバイスを配置する場所を検出できることを意味します.図1の強調された部分は、物理的な制約(例えば、ボードエッジおよびデバイス間隔からの間隔など)を満たすデバイス配置領域である。そして、図2は電気的制約を満たすデバイス配置領域を強調する, トレース長, 図3は、スペース制約を満たす領域だけを示します, 図4は、最初の3桁の部分の交差点である, これは効果的なレイアウト領域です, そして、この領域に置かれるデバイスは、全ての制約を満たすことができます. 事実上, モジュラーファッションにおける制約の生成は,保守性と再利用性を大いに改善する. 前段の異なる層の制約パラメータを参照することによって新しい式を生成することができる, 最上層の距離と銅ライン高さと設計レベルの変数短所とダイアトルコンスト. デザインルールが昇順に表示されることに注意してください, そして、高い制約を変えることは、その制約を参照しているすべての式にすぐに影響するでしょう.


設計再利用
パラメトリック制約は初期設計プロセスを著しく改善できる。しかし、彼らはまた、エンジニアリングの変更と再利用を設計するために便利です. 制約は設計の一部である, システム, ドキュメント, エンジニアまたはデザイナーの心だけでないならば , その後、彼らはゆっくりと他のプロジェクトに移動することを忘れて. 制約文書は、設計プロセス中に続くべき電気的性能規則を文書化し、他の人に、デザイナーの意図を理解する機会を提供し、これらの規則が、新しい製造プロセスに容易に適用されるか、または電気的性能要件に基づいて変更されるようにする. 将来の再利用者はまた、正確な設計規則を知ることができ、線幅がどのように得られるかなどの問題で推測することなく、新しいプロセス要件を入力することによって変更を加えることができる. パラメトリック制約エディタは容易になる PCBボード 多次元制約条件におけるレイアウトとルーティング, 再び複雑な電気とプロセス要件に対して完全にチェックされる自動ルーティング・ソフトウェアとデザイン規則を可能にすること, 経験または単純ではなく, 無駄なデザインルール. 結果は成功だ PCBボード プロトタイピングを減らすかあるいは除去するデザイン.