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PCBブログ
PCBボード上のFPGAの同期スイッチング雑音解析について
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PCBボード上のFPGAの同期スイッチング雑音解析について

PCBボード上のFPGAの同期スイッチング雑音解析について

2022-04-26
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Author: ipcb

PCBボード,FPGAの同時スイッチング雑音解析のために, 今日のCMOS技術は、単一のFPGAデバイスに複数のI/インタフェース. 一方, 近年, 低消費電力が高速化の主流となっている/インタフェース. 電力消費を減らす効果的な方法は、電圧を下げることである, そして、電圧低下は、I/インターフェイス. したがって, FPGAユーザがシステムを定量化するのは必須であるレベル チップの文脈における同期スイッチング雑音(SSN)。パッケージ, とPCB. この記事は、SSN, FPGA出力バッファリングに起因するSSNに注目. このノイズは一般に同期スイッチング出力ノイズ(SSO)と呼ばれ、入力バッファリングによるSSNとは異なる。システムレベルSSOの原因を紹介し、階層型システムレベルSSOモデリング手法を提案する. また、SSOモデルと周波数および時間領域の測定値との相関関係を説明する, といくつかプレゼント PCBボード SSOを低減するための設計法.

PCBボード

システムレベルSSOの形成メカニズム
A PCBボード FPGAでは、能動回路を含むウエハ部に分割できる複雑なシステムである, サポートトレースが埋め込まれたパッケージを持つパッケージセクション, そして、FPGAのために外部の世界に接続を提供する回路基板セクション . そのようなシステムで, チップ内部の雑音特性を理解することは困難である. したがって, FPGAに接続されたPCBトレースの近端と遠端でのSSOを定量化することは貴重である. ssoの原因となる2つの主要な要因がある。システム展望から, PDNはウエハレベルを含む, パッケージレベル, とCMOS回路を総称的に出力するボードレベルのコンポーネント. ある数のCMOS出力ドライバ回路が同時にオンにされるとき, 瞬時にPDNの誘導回路素子に大きな電流が流れる, デルタI電圧降下を生じる. 相互接続構造が寄生インダクタンスを作り出す, ボールグリッドアレイパッケージ上のパワーはんだボールやパワービアのような PCBボード. この急速に変化する電流はまた、電力間の放射電磁波を励起する/グランドプレーンペア, そして、それは PCBボード, 共鳴する/地上飛行機, 電圧変動の原因.

SSOのもう一つの重要な原因は相互誘導結合である, 特にチップパッケージの縁部周辺/PCBボード. チップBGAパッケージ上のはんだボールおよびPCB上のビアは、緊密に結合された複数導体構造体に属する. 各I/ハンダボール及び対応する半田ボール PCBボード ビアは、それを介してグランドはんだボールとグランドとの閉ループを形成する. 複数の状態/oポートが同時に変更, 過渡I/o信号はこれらの信号ループを流れる. この過渡期I/電流は、隣接する信号ループに侵入し、電圧ノイズを誘起する時変磁場を生成する.
SSOモデルはSSOの基本的な形成メカニズムを反映できる. PCBにおけるSSOを予測するための層状モデルを示す. ウエハ上で, 必要であることは、限られた複雑さで電力と信号線に電流分配を提供する出力バッファモデルです. カプセル化で, 簡単のために, モデリングツールを用いてPDNモデルと信号結合モデルを別々に得ることができる, しかし、PDNと信号結合モデルの間の相互作用は慎重に考慮すべきである. これら2つのモデルはブリッジとして機能する, 出力バッファモデルをチップパッケージのバンプ側に接続する PCBボードハンダボール側のレベルモデル. PCBのPDNモデルは、通常電力を含む/接地面とバルク/それらを切り離すコンデンサ, PCBの信号結合モデルは、異なる信号層上の密に結合されたビアおよび疎結合信号トレースのアレイを含む . これらの2つの相互作用効果 PCBボード-レベルモデルは PCBボード 経由ビア, そして、ここから、誘導性クロストークは、PDNモデルにノイズをもたらす, そして、ターンのノイズIターンは、私を分解します/o信号品質. この階層的モデリング手法は、そのような複雑なシステムのための計算効率を改善しながら、シミュレーション精度を合理的に維持する.

下記のために プリント回路基板 FPGAを備える, sso発生機構に基づくssoを低減する2つの基本設計法を紹介した.
1. 誘導結合を低減するための設計法
シミュレーション結果はチップパッケージでの誘導結合を示したPCBインターフェースは、SSO波形で高周波スパイクを引き起こす犯人です. T≒Dのサイズを有する信号ループは、信号ビアとそれに近いグランドを介して構成される. このループの大きさは誘導結合の強度を示す. iの面積が大きい/oループを乱す, 生成された磁界が隣接する擾乱ループに侵入するのは容易である. 乱されたIの面積が大きい/シグナルループ, それが他の私によって妨げられるのはより簡単です/Oループ. したがって, クロストークとパラメータTを減らすために, シンナーの使用に注意を払うべきだ PCBボード設計におけるS, そして鍵I/OS PCBボード シャロー信号層から描画する必要があります. 同時に, デザイナーは、私の間の距離を短くすることによってクロストークを減らすことができます/oビアと地面のビア. デザイナーは特別に私のペアを接続しました/接地ピン及びVCCIO平面にパッドをかけ、妨害ピン及び擾乱ピンに対応する信号ループ領域を減少させる. 銀行1にて, ピンAF 30は妨げられたピンである. FPGA設計, 6ピンW 24, W 29, AC 25, AC 32, AE 31およびAH 31は論理「0」に設定されるようにプログラムされる, そして、彼らは PCBボード ビアスルー. Uピン28ピン, AA 24, AA 26, AE 28およびAE 30は、プログラミングによって論理「1」に設定され、そして、図1のVCCIO平面に接続される PCBボード. その他68/oポートは、10 MHzで同時に状態遷移を受けます, だから、彼らは干渉を生成するピンです. 比較のために, 私/OS W 24, W 29, AC 25, AC 32, AE 31, AH 31, U 28, AA 24, AA 26, AE 28とAE 30はBANK 2でグラウンドまたはVCCIOピンであるようにプログラムされません, しかし、彼らは空のままです, そして、他の68/oは同時にオンとオフを切り替える. 実験テストは、Bank 1のAF 30上の地面弾みが銀行2でG 30と比較して17 %減らされたことを示します, そして、パワーサグも13 %削減されている. シミュレーション結果もこの改良を検証する. プログラマブルグラウンドピンの存在は、妨害ループと乱されたループとの間の距離Dを短くする, SSOの削減が期待される, 図2に示すように. しかし, チップパッケージの信号ループ面積を小さくすることができないので、改善は制限される.

2. PDNインピーダンスを合理的に減らすデザイン
PCB上のインタフェースにおけるVCCIOとグランドピンとの間のインピーダンスはFPGAチップのPDN性能を評価するための重要な基準である。この入力インピーダンスは、効果的なデカップリング戦略を採用し、より薄い電力を使用することによって低減することができる/グランドプレーンペア. しかし, 効果的な方法はVCCIOハンダボールをVCCIOプレーンに接続する電力ビアの長さを短くすることである. Also, また、ビアを短くすることによって、隣接するグランドによって形成されるループも低減する, ループを作ることは、私を妨げることに影響されません/ループ状態の変更. したがって, デザインは、PCBの最上部層に近いVCCIOプレーンを配置しなければならない.


本論文では、Aにおける同時スイッチングノイズシミュレーションの包括的解析を行う PCBボード FPGAで. 解析結果は、パッケージとPCBとのインターフェースのクロストークとパッケージとPCB上のPDNインピーダンス分布がSSOの2つの重要な原因であることを示している. 相関モデルを使用することができます。PCBボード 設計者はSSOを減らし,より良くする PCBボードデザイン. ssoを低減するいくつかの方法も論文に紹介した. その中で, 信号層の合理的割当とプログラマブルグラウンドの完全利用/パワーピンは、図2の誘導性クロストークを低減することができる PCBボード level, そして、VCCIOを浅い位置に配置する PCBボード stackupはまたPDNインピーダンスを減少させることができる.