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PCBボード設計効率を改善するためのIPの使用について
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PCBボード設計効率を改善するためのIPの使用について

PCBボード設計効率を改善するためのIPの使用について

2022-06-01
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Author:ipcb

この記事の焦点はIPの使用についてです。PCBボードデザイナー、さらにIPをサポートするためのトポロジ計画とルーティングツールの更なる使用PCBボード デザイン・設計技師の仕事は、少数の必要なコンポーネントをレイアウトして、それらのコンポーネント間の重大な相互接続経路を計画することによって、IPを得ることになっています。IPが得られると、IP情報は、 PCBボード デザイナー、誰がデザインの残りの部分を完了することができます。


設計エンジニアはIPを得ます。そして、PCBボードデザイナーはさらにIPをサポートして、PCBボード設計全体を完了するためにトポロジー計画とルーティングツールを使用します。今では、設計エンジニアとPCBボードデザイナーとの間の相互作用と反復プロセスを通して、正しい設計意図を得る必要がなくなりました。多くの設計では、設計エンジニアとPCBボード設計者は対話的な配置とルーティングを行います。相互作用は必要であるが、時間がかかり非効率である。デザインエンジニアによって提供された最初のプランは、適切なスケールコンポーネント、バス幅、またはピンアウトヒントなしで手描きだけかもしれません。PCBボード設計者が設計にかかわるとき、トポロジー計画技術を使用しているエンジニアがレイアウトおよびいくつかのコンポーネントの相互接続を得ることができるにもかかわらず、設計はまた、他のコンポーネントのレイアウト、他のIOへのアクセスおよびバス構造および全ての相互接続を必要とすることができる。完了するまでも。PCBボード設計者は、トポロジー計画を採用し、レイアウトされていないコンポーネントとレイアウトされていないコンポーネントと相互作用する必要がある。これにより、レイアウト及び相互作用計画を形成することができ、PCBボード設計の効率を向上させることができる。


PCBボード


臨界面積と高密度領域のレイアウトが完了し、トポロジー計画が得られるので、レイアウトは最終的なトポロジ計画の前に完了することができる。したがって、いくつかのトポロジカルパスは、既存のレイアウトで動作する必要があります。彼らはより低い優先順位を持っていますが、彼らはまだ接続される必要があります。したがって、レイアウトの一部は、レイアウト後のコンポーネントの周囲に作成されます。さらに、この計画は、他の信号のために必要な優先順位を提供するためにより詳細を必要とする場合がある。詳細なトポロジー計画は、このバスを計画するために、PCBボード設計者は、いくつかの既存の障害、各層のデザインルール、および他の重要な制約を考慮する必要があります。詳細「1」は、「赤」の頂部層上の構成要素ピンを構成要素ピンから引き出し、詳細「2」でトポロジカル経路に接続する。この部分はパッケージ化されていない領域を使用し、ルーター層としてレイヤを識別するだけです。しかし、いくつかの障害は、この特定のバスを自動調節する前に他の層をルーティングするオプションを与えるかもしれません。バスは層の上にタイトなトレースに編成され、設計者は詳細“3”でレイヤ3への移行を計画し始め、バスがボードを横切って移動する距離を考慮します。層3上のこのトポロジカルパスは、インピーダンスを収容するために必要とされる余分なスペースのため、上部層よりも広いことに留意されたい。そのうえ、デザインは層トランジションのために正確な位置(17のビア)を指定します。トポロジ経路が図3の中央右部分に沿って詳細に進むとき、多くの単一ビットT接合点は、トポロジカル経路接続および各構成ピンから引き出される必要がある。PCBボード設計者の選択は、ほとんどの接続フローをレイヤ3に保ち、コンポーネントピンを接続するための他の層に浸透することである。それで、彼らは主なハーネスから層4(ピンク)までの接続を示すためにトポロジー域を描きました。そして、これらの一つのビットT -接合を層2に作りました、そして、それから、装置ピンに接続するために、他のバイアを使用しました。トポロジ経路は、アクティブデバイスを接続するために「5」を詳細にするために層3に続いている。その後、これらの接続は、能動デバイスから能動デバイスの下のプルダウン抵抗器になされる。設計者は、レイヤ3からレイヤ1への接続を指定するために別のトポロジ領域を使用し、コンポーネントピンはアクティブデバイスとプルダウン抵抗との間で分割される。詳細計画のこのレベルを完了するには約30秒かかりました。一旦この計画が捕らえられたならば、PCBボードデザイナーはすぐにルートを作成するか、更なるトポロジー計画を作成して、それからすべてのトポロジー計画を完了するために自動ルーティングを使用するかもしれません。計画完了から自動ルーティング結果まで10秒弱。速度は本当に重要ではありません、実際、それはデザイナーの意図を無視するならば、それは時間の完全な浪費です。そして、自動ルーティング品質は貧しいです。


トポロジールーティング

左上のコーナーから始めて、コンポーネント・ピンから出ている全てのワイヤは、レイヤー1のデザイナーの表現された意図に従う。そして、タイトな母線構成に圧縮される。繰り返すために、インピーダンスはここで考慮されるので、トレースはより広く、より広いスペース(実際の幅経路により表示される)を有する。17ビットは4つの異なるデバイスタイプに詳述されて、およそ30秒で捕えられることができる層と経路流れのためのデザイナーの意図を表します。その後、約10秒かかる高品質の自動ルーティングを行うことができます。トポロジー計画へのルーティングから抽象化のレベルを上げることによって、全体の相互接続時間は大いに減らされます。そして、設計者は、配線が始まる前にデザインを完成するために密度と潜在性の本当に明確な理解をします。なぜ先に行くし、計画とトレーストレース後?完全トポロジーの計画はいつ行われるか上の例を考慮すると、1つのプランの抽象化は、1つの計画の抽象化は、多くのラインセグメントと、各ネット上の多くのバイアとの代わりに、別の計画を使用することができます。


エンジニアリング変更順序

以下の例では、FPGAからのピンはまだ完成していません。設計技師はPCBボード設計者にこの現実を知らせました。しかし、スケジューリング理由のために、彼らはFPGA Pinoutが完成する前に、できるだけ早くデザインを動かす必要があります。ピンボードが知られている場合、PCBボード設計者はFPGAのためのスペースを計画し始め、設計者が計画を完了する間、他のデバイスからのリードをFPGAに考慮する必要がある。IOは当初FPGAの右側に計画されていたが、今ではFPGAの左側に位置しており、ピン出力は元の計画と完全に異なっている。デザイナーは抽象化のより高いレベルで働くので、それらはFPGAのまわりですべての跡を動かして、位相的な経路修正でそれらを取り替えるオーバーヘッドを取り除くことによって、これらの変化を収めることができます。しかし、影響を受けるだけではないこれらの新しいピンアウトも、関連デバイスから出ているリードに影響を及ぼします。フラット・パックのリード・エントリー・パスに対応するために、パスの終わりも動かさなければなりません;さもなければ、高密度PCBボードの上で価値あるスペースを浪費する際に、跡をねじって、結果となります。これらのビットに対するねじれは、トレースおよびビアのための余分のスペースを必要とする。スケジュールがタイトであるなら、これらのルーチンのすべてにそのような調整をすることは不可能です。ポイントは、トポロジー計画が抽象化のより高いレベルを提供するので、これらのECOSを実装することはずっと簡単です。設計者の意図に従うように設計された自動ルーティングアルゴリズムは、量優先度より品質優先度を設定します。品質の問題があると判断された場合、接続が失敗したのは、品質の悪いケーブルを製造するよりも優れています。まずは、このようなトレースを不良結果や他の自動ルーティング操作でクリーンアップするよりも、接続が簡単になる。第二に、デザイナーの意図が実装され、デザイナーが接続の品質を決定するために残っている。しかし、これらのポイントは、失敗したトレースの接続が比較的簡単で、ローカライズされている場合にのみ有用です。良い例は、100 %の計画された接続を成し遂げるルータの無能です。この時点で品質を犠牲にする代わりにいくつかの計画を失敗させ、接続されていないトレースを残します。すべてのトレースはトポロジー計画を通して発送されます。しかし、すべてが構成ピンにつながるというわけではありません。これは、接続が死んで接続のためのいくつかの部屋があり、接続する比較的簡単な接続を提供します。 PCBボード.


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