PCBブログ - 高速PCBボード配線設計におけるテスト技術について

ハイスピード PCBボード 相互接続設計技術はテストを含む。シミュレーション、各種規格、テストがいろいろなシミュレーション解析の結果を確かめる方法と手段であるところ。最も重要な試験方法と手段は相互接続設計の解析を保証するための必要条件である。伝統的な信号波形試験、主な懸念は、ピグテールによって導入された不要なノイズを避けるためのプローブの長さである。相互接続試験技術の新しい応用と開発について主に論じた。近年、信号速度の連続的改善、テストオブジェクトは重要な変更を受けた。それはもはや信号波形をテストするためにオシロスコープの伝統的な使用に制限されない。電源グランドノイズ、同期スイッチングノイズジッター ジッタは徐々に相互接続設計エンジニアの焦点になってきた。RF分野のいくつかの装置を相互接続設計に適用した。相互接続設計において一般的に使用される試験器具はスペクトルアナライザ、ネットワークアナライザ、オシロスコープなどの器具によって使用される様々なプローブや器具、増加した信号率に対応するために大幅に変化した。ツールとしてこれらのテスト器具を使う。本稿では、近年の配線設計試験技術の開発について、以下の諸点を中心に紹介した。

1）検定の校正方法

2 )パッシブデバイスのモデリング方法

3）パワーインテグリティ試験

4 )クロック信号ジッタのテスト方法

一般的に使用されるテスト機器のうち、ネットワークアナライザのキャリブレーション方法は厳密で、スペクトルアナライザに続き、オシロスコープのキャリブレーション方法は簡単だ。そこで、ここではネットワークアナライザの校正方法を中心に論じた。ネットワークアナライザ、thru、trl、soltの3つの一般的な校正方法がある。スルーの本質は正規化だ。キャリブレーションの間、ネットワークアナライザーは、フィクスチャのテスト結果を記録する（S 21←C）。実際のテストでは、DUTのテスト結果を得るために、テスト結果（S 21 . 5 m）とS 21 Sakcを直接分割する（S 21 A A）。較正は、テストフィクスチャにおけるミスマッチによって引き起こされる反射と、空間内の電磁結合、したがってその較正精度を無視する。この校正方法は、S 21のみをテストしてテスト精度を必要としない場合にも利用できる。PCBボードのような非同軸構造では、トレース、ビア、コネクタ等の特性をテストする必要がある場合がある。この場合、テスト機器のサプライヤーは標準的な校正部品を提供しておらず、テスターがテストキャリブレーションポートで良好な開放回路、短絡、整合負荷、および他の校正部品を作ることは困難である。伝統的なsolt校正はできない。TRLで較正する利点は、標準的な較正片が不要であり、テスト較正ポートを所望の位置に拡張することである。現在，基板の基板構造試験において、tr校正が広く用いられている。soltは一般的に標準的な校正法と見なされる。キャリブレーションモデルには12個の校正誤差パラメータがあり、短絡、開放回路、負荷、スルーを用いて各種誤差を校正し計算した。テスト機器供給者は通常同軸校正部品を提供するだけであるので、非同軸構造ではSOLT較正法を使用することはできない。上記3つのキャリブレーション方法は、信号フローグラフによって詳細に解析することができ、各エラーパラメータは、信号フローグラフに対応するパラメータを有する。信号流れ図を通して，実際のテストの誤差範囲を理解するために、種々のキャリブレーション法の誤差感度を明確に理解できる。ここでのポイントは、標準モデルの校正方法でも校正モデルの5つのエラーパラメータを無視することだ。典型的には、これらの5つのエラーパラメータは、較正精度に影響しない。しかし、使用中に較正器具の設計に注意を払わない場合は、較正できない現象が生じる。スペクトルアナライザは、校正のための標準的なソースを提供する。キャリブレーションの間、テストフィクスチャを通じて内部標準のソースを入力ポートに接続するだけだ。キャリブレーションは約10分かかる。オシロスコープのキャリブレーションも簡単だ。プローブを内部標準ソースに接続し、確認する。キャリブレーションは約1分かかる。

受動デバイスの試験とモデリング

信号速度の連続的増加に伴い、信号連鎖における受動素子の役割がますます重要になってきている。システム性能シミュレーション解析の精度は受動素子のモデル精度に依存する。その結果、受動部品の試験とモデリングは、様々な機器供給者の相互接続設計の重要な部分となってきた。一般的な受動装置は以下の通りである。

1）コネクタ

2) PCBボード traces and ヴィアス

3）コンデンサ

4）インダクタンス（磁性ビーズ）

高速信号完全性設計において、コネクタの信号リンクへの影響頻繁に使用される高速コネクタのために、通常の練習は、TRL較正方法に従って校正器具を作成し、シミュレーション解析のためのコネクタをテストし、モデル化することである。pcbトレースとビアのテストモデリング方法は、コネクタのそれと類似している。TRLキャリブレーションはまた、テストポートを所望の位置に移動させるために使用され、次いでテストモデリングが実行される。

単板の電源インピーダンス特性テーブル

静電容量モデルは、信号完全性解析において適用され、さらに電力整合性解析において重要である。業界の一般的に使用されるキャパシタンスモデリング機器は、それぞれ異なる周波数帯に適したインピーダンスアナライザおよびネットワークアナライザである。インピーダンスアナライザは低周波数帯に適しており、ネットワークアナライザは高周波帯域に適している。ネットワークアナライザが実際のテストでパワー完全性テストのために使われるならば、モデリングとアプリケーションの一貫性を確実にするためにキャパシタンスモデリングの全周波数帯でネットワークアナライザーを使うことを勧められる。コンデンサの低インピーダンスのために、ネットワークアナライザーでモデリングするとき、並列化はしばしば使用されます。現在の工業におけるキャパシタンスモデリングにおいて解決されていない問題点は，フィクスチャとキャパシタンスとの間の相互結合を除去し、固定化の影響をモデリング結果に与えることである。従来の電源設計において、インダクタ（磁気ビーズ）は、ノイズ干渉を低減するために電源を分離するためにしばしば使用される。実際の設計では、絶縁インダクタンス（磁気ビード）がしばしば除去され、代わりに電源のノイズが低減される。これは、インダクタ（磁気ビーズ）と他のフィルタ部品との共振によるものである。これを回避するためには、インダクタンス（磁気ビード）をモデル化しシミュレートする必要がある。業界で一般的に使用されるインダクタンス（磁気ビーズ）モデリング方法も、ネットワークアナライザを使用する。具体的な方法はキャパシタンスモデリングと同様である。その違いはインダクタンス（磁気ビーズ）モデリング法が直列モードであり、キャパシタンスモデリング法が並列モードであることである。上記の受動デバイスのモデリングは、主に信号の完全性および電力の完全性において使用される。近年、EMIのシミュレーション解析が徐々に進展しており、EMI受動デバイスのテストモデリングは、徐々に配線設計の焦点となっている。図1は、コンデンサのインピーダンス曲線を示す。

パワーインテグリティ試験

チップ電源の連続的な増加と、動作電圧の連続的な減少に伴い、相互接続設計において、電源のノイズが徐々に懸念の対象となっている。試験対象の観点から、パワーインテグリティ試験は、電力系統特性試験と電源グランドノイズ試験の2つのステップに分けられる。前者はシステムの電源部（パッシブテスト）の性能テスト、後者はシステムが動作しているときの電源グランドノイズ（アクティブテスト）の直接テストであり、同期スイッチングノイズを電源グランドノイズに分類することもできる。電力系統の性能を試験するときには、通常、ネットワークアナライザが使用され、試験対象は、電力系統の自己インピーダンス及び伝達インピーダンスである。通常の状況下では、電力系統のインピーダンスは、ネットワークアナライザシステム（50オーム）のインピーダンスよりもはるかに小さいので、試験中に通過貫通較正を行う必要があるだけであり、式S 21＝Z／25を使用して電力系統のインピーダンスを得ることができる。スペクトルアナライザとオシロスコープを使用して、電源の接地ノイズをテストすることができる。スペクトルアナライザの入力ポートは、DCコンポーネントに接続できない。したがって、電源のグランドノイズをテストするときには、DCブロックをテスト固定部に直列接続する必要がある。スペクトルアナライザの入力インピーダンスは50オームであり、パワーグランドネットワークのインピーダンスは一般にミリオームレベルであるので、試験器具はテスト中のシステムに影響を与えない。上記の方法は、単一ボード上の電源グランドノイズをテストすることであり、チップ内の電源グランドノイズは、実際にチップの動作に影響するものである。このとき、同期スイッチングノイズテストを用いてチップ内の電源グランドノイズを判定する必要がある。チップがN個のIOポートを有し、その一方が静的に保たれ、他方のn−1が同時にオンとされ、静的ネットワーク上の信号波形がテストされ、すなわち同期スイッチングノイズが発生する。同期スイッチングノイズは、パッケージの異なる信号間の電源接地ノイズおよびクロストークの両方を含む。現在、完全に2つを区別する方法がない。

オシロスコープの入力インピーダンスは設定で変更

いくつかのハイエンド製品では、ジッタは徐々に製品のパフォーマンスに影響を与える重要な指標となっている。ここでは、クロック信号ジッタとトラブルシューティングの問題をテストするためにスペクトルアナライザを使用する方法を簡単に紹介する。データ信号のジッタテストは、しばらくの間カバーされない。大部分の系において、クロックは水晶発振器またはフェーズロックループにより生成される。クロック信号のジッタ試験は比較的単純であり、ハイエンド試験装置を必要としない。共通のスペクトルアナライザを使用することによって、その問題を解決することができる。理想的なクロック信号のスペクトルは、クロック周波数の倍数でのみ成分を有するクリーン離散スペクトルである。クロック信号にジッタがある場合、サイドローブはこれらの乗算器の近傍に現れ、ジッタサイズはこれらのサイドローブのパワーに比例する。クロック・ジッターをテストするためにスペクトルアナライザを使用する特定の方法は、クロック信号チェーン上の任意のテスト可能なポイントを見つけることであり、DCブロックを介してスペクトルアナライザにこの時点で信号を接続し、テスト結果を観察する。試験器具は線形系であるので、新しいスペクトル成分を発生させることを心配する必要はない。上述したように、クロックはすべて水晶発振器または位相同期ループによって生成される。この場合、クロックジッタを導入する重要な理由は、水晶発振器や位相同期ループの電源ノイズである。得られた水晶発振器または位相同期ループの電源ノイズをテストし、クロックスペクトル中のサイドローブと比較する方法を用いて、クロックジッタの原因を基本的に決定することができる。この問題の解決策は、位相同期ループの水晶発振器のフィルタ回路をクロックスペクトルのサイドローブに応じて再設計することである。一般に、これらの問題は、フィルタキャパシタを合理的に選択することによって解決することができる。

相互接続設計における現在の試験対象と試験方法を簡単に紹介した。信号速度が増加し続けるので、新しいテストコンテンツが登場、地面に電源を含むこと、受動デバイスモデリング、その他について、著者自身の作業経験に基づいた新しいテストコンテンツのテスト方法を提案する。従来の信号波形試験では、主な考察は、ピグテール結合をノイズに回避し、テスト精度を低下させるために、接地線の長さを短くすることである。将来の相互接続設計、信号動作周波数の増加により、仕事の焦点はチップ包装に移行する。 PCBボード

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