Blogue PCB - Points clés de la conception des PCB à l'aide de la FPGA à grande vitesse

As field programmable gate arrays (FPGAs) have evolved into true programmable system-on-chips, Tâches de conception Circuits imprimésAu fur et à mesure que ces puces deviennent plus complexes,. La densité actuelle des circuits de millions de portes et les taux de données des émetteurs - récepteurs supérieurs à 6 Gbps, ainsi que d'autres considérations, influent sur les efforts de conception mécanique et électrique des développeurs de systèmes au niveau des panneaux.. Décès, Un système dans lequel les paquets de puces sont étroitement liés aux circuits imprimés, Dans ce système, Réaliser pleinement les fonctions de la lgfp, Celui - ci. PCB board Doit être soigneusement conçu. Lors de la conception avec FPGA à grande vitesse, Il est important de tenir compte de plusieurs questions de conception avant et pendant le développement du Conseil.. These include: reducing system noise by filtering and distributing sufficient power evenly across all devices on the PCB; properly terminating signal lines to minimize reflections; minimizing crosstalk between traces on the board; reducing Effects of ground bounce and VCC reduction (also known as Vcc sag); correctly matching impedance on high-speed signal lines. Toute personne qui conçoit un paquet IC pour une FPGA haute performance doit accorder une attention particulière à l'équilibre entre l'intégrité du signal et l'universalité pour tous les utilisateurs et applications.. Par exemple:, L'équipement stratix II GX d'altera est disponible en 1,508 pin package, work to 1.2V et fonction 734 norme I/Os and 71 low-voltage differential signaling (LVDS) channels. Il dispose également de 20 émetteurs - récepteurs à grande vitesse et supporte des taux de données allant jusqu'à 6.375 Gbps. Cela permet à l'architecture de supporter de nombreuses normes de réseau à grande vitesse et de bus de communication, Comprend PCI Express et serialite II.

À l'intérieur. PCB board Conception, Les utilisateurs peuvent réduire les échanges en optimisant les broches. La goupille du signal doit être aussi proche que possible de la goupille de mise à la terre afin de réduire la longueur du circuit dans le colis., En particulier pour les vitesses critiques I/O. Dans les systèmes à grande vitesse, La principale source de crosstalk est le couplage inductif entre les voies de signal dans le paquet.. Lorsque la sortie est convertie, Le signal doit trouver un chemin de retour à travers l'alimentation électrique/Niveau du sol. Le changement de courant dans la boucle crée un champ magnétique qui produit du bruit sur l'autre I/Broche près de l'anneau o. Cela s'aggrave lorsque la sortie est convertie en même temps. Parce que plus le cycle est petit,, Plus l'inductance est faible, Par conséquent, l'encapsulation des broches d'alimentation ou de mise à la terre près de chaque broche de signal à grande vitesse minimise l'effet de crosstalk sur le voisinage I./O pin. Afin de réduire le coût des circuits imprimés et d'améliorer l'intégrité du signal du système pour toutes les voies de signal, Conception et construction méticuleuses des tôles, number of layers (stacking) and layout are required. Envoyer des centaines de signaux de la FPGA à la carte ou autour de celle - ci est une tâche difficile qui nécessite l'utilisation d'outils EDA pour optimiser la disposition des broches et des puces.. Parfois, un emballage FPGA légèrement plus grand réduit le coût de la planche parce qu'il réduit le nombre de couches sur la planche et d'autres contraintes de traitement de la planche..

Voies de signalisation à grande vitesse PCB board, Représenté par des traces de circuits imprimés très sensibles aux interruptions, Par exemple, un trou de travers entre une couche de plaque et un connecteur de plaque. Ces interruptions et d'autres réduisent le taux de bordure du signal, Provoquer un réflexe. Donc,, Le concepteur doit éviter les trous de travers et les talons de trou de travers. Si le forage est inévitable, Raccourcir le plomb à travers le trou autant que possible. Lors de l'acheminement du signal différentiel, Utiliser des trous de travers de la même structure pour chaque chemin de la paire différentielle; Cela fait que l'interruption du signal causée par le trou de travers est en mode commun. Si possible, Utiliser un trou aveugle par rapport à un trou conventionnel. Ou utiliser un contre - alésage parce qu'il y a moins d'interruptions en raison de la perte de racines à travers le trou.
Pour améliorer l'intégrité du signal de l'horloge, Les lignes directrices suivantes doivent être respectées: maintenir le signal d'horloge sur la couche de la planche autant que possible avant de le transmettre à l'ensemble de la planche; Toujours utiliser un plan comme plan de référence. Envoyer un signal de bord rapide le long de la couche intérieure adjacente au plan de mise à la terre pour contrôler l'impédance et réduire l'EMI. Terminer correctement le signal d'horloge pour minimiser la réflexion. Utiliser le suivi de l'horloge point à point.

Quelques FPGA, Par exemple, la famille stratix II GX, Prise en charge de plusieurs I/O critères. Ces résistances à puce peuvent être réglées à une seule extrémité de 25 ou 50 ohms et supportent LVTTL, LVCMOS, Et SSTL - 18 ou SSTL - 2 single end I/O critères; En outre, 100 ohms LVDS and overtransmission input Support Chip Differential Matching Resistance. émetteur - récepteur différentiel I/Le système d'exploitation a une résistance programmable à 100 puces, 120 ou 150 ohms et auto - étalonnage et réflexion. L'utilisation de résistances internes plutôt que d'équipements externes présente plusieurs avantages pour le système.. Le terminal à puce améliore l'intégrité du signal en éliminant l'effet de plomb et en réfléchissant sur la ligne de transmission.. Les terminaux à puce réduisent également au minimum le nombre de composants externes requis, Permettre aux concepteurs d'utiliser moins de résistances, Moins de traces de circuits imprimés, Et moins d'espace pour les planches. Voilà., La mise en page peut être simplifiée, Raccourcit le cycle de conception, Et réduit les coûts du système. La fiabilité de la plaque a également été améliorée en raison du petit nombre de composants sur la plaque.. Conception en plaque, Pour le câblage Microstrip et stripline, il existe plusieurs lignes directrices pour minimiser les échanges. Pour une disposition à double bande:, Câblage sur double panneau intérieur, Et il y a des surfaces de référence de tension des deux côtés. En ce moment, Tous les fils des stratifiés adjacents utilisent une technique de câblage Orthogonal pour maximiser le milieu entre les deux couches de signal.. Épaisseur du matériau, Et normaliser la distance entre chaque couche de signal et son plan de référence adjacent, Tout en maintenant l'impédance requise.

Un guide de câblage Microstrip ou ruban dont l'espacement des traces est au moins trois fois l'épaisseur de la couche diélectrique entre les couches de câblage de la plaque; Pré - simuler son comportement à l'aide d'outils de simulation. Pour les réseaux à grande vitesse critiques, on utilise une Topologie différentielle plutôt qu'une topologie à une seule extrémité afin de minimiser les effets du bruit en mode commun.. Dans le cadre de la conception, Essayer de faire correspondre les broches positives et négatives du chemin du signal différentiel. Réduire l'effet de couplage du signal à une seule extrémité, leave appropriate spacing (greater than three times the trace width), or route on different board layers (adjacent layer routing is orthogonal to each other). Et, L'utilisation d'outils de simulation est une bonne méthode pour répondre aux exigences d'espacement. Réduire au minimum la longueur parallèle entre les bornes du signal. Bruit de transition simultané, L'horloge et moi/O au cours de la décharge et de la charge de la trajectoire du signal, le taux de données augmente avec la réduction correspondante du nombre de conversions de sortie et le courant transitoire augmente en conséquence.. Ces courants provoquent un rebond du sol au niveau de la carte, Une brève Ascension/Chute de tension au sol/Vcc. Large transient currents from non-ideal power supplies can cause a momentary drop in Vcc (Vcc dip or dip). Plusieurs bonnes règles de conception des circuits imprimés sont présentées ci - dessous pour aider à réduire l'impact de ces bruits de transition simultanés.. Configurer les I inutilisés/La goupille o agit comme sortie et la conduit à une position inférieure pour réduire le rebond au sol. Réduire au minimum le nombre de broches de sortie converties simultanément et les répartir uniformément sur l'ensemble de la FPGA I/Section o. Lorsque des vitesses de bord élevées ne sont pas nécessaires, Utiliser un faible taux de conversion à la sortie de la FPGA. Placer le VCC entre les plans de mise à la terre des plaques multicouches afin d'éliminer l'influence des trajectoires à grande vitesse sur chaque couche. Toutes les couches de plaque sont dédiées au VCC et à la mise à la terre de sorte que ces plans aient des propriétés de résistance et d'inductance, Fournir une source à faible inductance avec une capacité et un bruit plus faibles, Et renvoie un signal logique sur la couche de signal adjacente à ces plans.

Préemption, equalization
The high-speed transceiver capabilities of FPGAs make them efficient programmable system-on-a-chip components, Mais ils posent également des défis uniques aux concepteurs de conseils d'administration. Principales questions, En particulier en ce qui concerne la mise en page, Est une perte de transmission dépendante de la fréquence, Principalement causé par l'effet cutané et la perte diélectrique. When high-frequency signals are transmitted on conductor surfaces (such as PCB board traces), L'effet cutané est causé par l'auto - sensation du conducteur. Cet effet réduit la surface effective du conducteur, Composant haute fréquence du signal d'atténuation. La perte diélectrique est causée par l'effet capacitif des matériaux diélectriques intercalaires. L'effet cutané est proportionnel à la racine carrée de la fréquence, La perte diélectrique est proportionnelle à la fréquence; Donc,, La perte diélectrique est le principal mécanisme d'atténuation des signaux à haute fréquence. Plus le taux de données est élevé, Plus l'effet cutané et la perte diélectrique sont graves. La réduction du niveau du signal sur la liaison est acceptable pour les systèmes 1Gbps, Mais inacceptable pour les systèmes de 6 Gbps. Cependant,, Les émetteurs - récepteurs d'aujourd'hui ont des fonctions de pré - pondération de l'émetteur et d'égalisation du récepteur pour compenser la distorsion des canaux à haute fréquence. Ils améliorent également l'intégrité du signal et atténuent les limites de longueur des traces.. Ces techniques de modulation des signaux prolongent la durée de vie des matériaux fr - 4 standard et permettent des taux de données plus élevés.. En raison de l'atténuation du signal dans le matériau fr - 4, La longueur admissible de la trace est limitée à quelques pouces lorsqu'elle fonctionne à 6 °C.375 Gbps. Le pré - poids et l'égalisation peuvent être étendus à plus de 40 pouces. Pré - pondération et égalisation programmables intégrées dans certains FPGA haute performance, Par exemple, stratix II GX Equipment, Cela permet d'utiliser des matériaux fr - 4 et d'assouplir les contraintes de disposition, telles que la longueur des traces., Réduire les coûts du Conseil d'administration. La fonction de pré - pondération peut efficacement améliorer la composante haute fréquence du signal. The 4-tap pre-emphasis circuit in Stratix II GX reduces signal component scatter (spatial spread from one bit to another). Le circuit de précontrainte fournit 500% de précontrainte, Chaque robinet peut être optimisé à 16 niveaux en fonction du taux de données, Longueur de la piste et propriétés du lien. En plus du niveau de gain d'entrée, Cet appareil permet au concepteur de circuits imprimés d'avoir un niveau d'égalisation de 17 DB, Utilisez l'un des 16 niveaux d'égaliseur pour surmonter la perte de carte. L'égalisation et la précontrainte peuvent être utilisées pour coordonner l'environnement ou pour optimiser individuellement des liens spécifiques.. Les concepteurs peuvent modifier les niveaux de pré - pondération et d'égalisation dans la FPGA stratix II GX au fur et à mesure que le système fonctionne, Ou configurer après que la carte a été insérée dans le plan arrière ou un autre châssis. Cela permet au concepteur de système de régler automatiquement les niveaux de précontrainte et d'égalisation à des valeurs prédéterminées.. Ou, Ces valeurs peuvent être déterminées dynamiquement en fonction de la fente dans laquelle le tableau est inséré dans le châssis ou le plan arrière..

EMI issues and debugging
EMI caused by a printed circuit board is directly proportional to the change in current or voltage over time, Et l'inductance en série du circuit. Une conception efficace des circuits imprimés peut réduire au minimum l'EMI, Mais pas nécessairement l'éliminer complètement.. Éliminer les signaux "intrus" ou "chauds", Et envoyer un signal pour un plan de sol de référence approprié, Cela contribue également à réduire l'ime. , L'utilisation de composants de montage de surface courants sur le marché d'aujourd'hui est également un moyen de réduire l'EMI. La mise en service et l'essai de systèmes complexes à grande vitesse deviennent de plus en plus difficiles PCB board Conçu pour certaines méthodes traditionnelles de débogage des panneaux, Comme la sonde d'essai et le testeur de lit de clouage, Peut ne pas s'appliquer à ces conceptions . Cette nouvelle conception à grande vitesse peut tirer parti de l'outil d'essai JTAG ainsi que des capacités de programmation interne et d'auto - essai intégrées que la FPGA peut avoir.. Designers should use the same guidelines to set the JTAG test clock input (TCK) signal as the system clock. En outre, Il est important de réduire au minimum la longueur de la chaîne de scan JTAG entre la sortie des données d'essai d'un appareil et l'entrée des données d'essai d'un autre appareil.. La conception réussie de la FPGA embarquée à grande vitesse nécessite une vaste pratique de conception de panneaux à grande vitesse, Et une compréhension approfondie des fonctions de la lgfp, comme la sortie des broches, Plaques et empilements, Disposition des circuits imprimés, Et mode de terminaison. Il est également important d'utiliser correctement le pré - poids et l'égalisation de l'émetteur - récepteur intégré.. La combinaison de ce qui précède permet une conception fiable et une fabrication stable. Examinez attentivement tous ces facteurs, Combinaison de simulations et d'analyses appropriées, Peut réduire la probabilité d'accidents PCB board Prototypes qui aideront à réduire la pression exercée sur le Conseil pour élaborer des projets.