IC基板 - ICチップ設計の具体的プロセスは何か

チップ設計プロセス

チップデザイン フロントエンドのデザインとバックエンドのデザインに分かれています, フロントエンドデザイン (also known as logical design) and バックエンドデザイン (also known as physical design) is not unified strict boundaries, プロセスに関連するデザインを含むことはバックエンド設計である.

チップデザイン front-end design

仕様策定

チップ仕様は、機能リストのように、チップが満たすべき特定の機能および性能要件を含むチップ設計会社（ファブレスと呼ばれる）への顧客の要求である。

詳細設計

ファブレスは、設計仕様と実装仕様に基づいて顧客仕様とモジュール機能を分割します。

HDL符号化

ハードウェア記述言語（VHDL、Verilog HDL、業界企業が一般に使用されている）は、モジュールの機能を実現するためのコードを記述するために、すなわち、実際のハードウェア回路機能は、HDL言語、RTL（レジスタ転送レベル）コードの形成によって記述されます。

シミュレーション検証

シミュレーション検証は符号化設計の正当性を検証することであり，検証の基準は第1ステップで定式化された仕様である。デザインが正確に仕様のすべての要件を満たすかどうか見るために。仕様は正しい設計のための金標準です、そして、仕様に従わない何でも再設計されて、コード化される必要があります。設計とシミュレーション検証は検証結果が仕様に完全に適合するまで反復過程である。シノプシスのVCSとCadenceのNC Verilog

論理合成-設計コンパイラ

シミュレーション検証を行い，論理合成を行う。論理合成の結果は、HDLコードをネットリストに翻訳することです。合成は、集積回路が領域、タイミングなどで会うことを望む基準である制約を設定する必要がある。論理合成は特定の合成ライブラリに基づいている必要があります。異なるライブラリでは、ゲート回路の基本標準セルの面積およびタイミングパラメータは異なる。したがって、包括的なライブラリの選択は、同じタイミングでは、集積回路は、面積が異なりません。一般に合成が終了した後、再びシミュレーション検証が必要となる（ポストシミュレーションと呼ばれ、前シミュレーションと呼ばれる）。論理合成ツールSynPsysのための設計コンパイラ

- 6 .鉄道

静的タイミング解析（STA）：静的タイミング解析（STA）：静的タイミング解析（STA）：静的タイミング解析（STA）：静的タイミング解析（STA）：静的タイミング解析（STA）：スタティックタイミング解析（STA）：スタティックタイミング解析（STA）：スタティックタイミング解析（STA）：スタティックタイミング解析（STA）：スタティックタイミング解析（STA）：スタティックタイミング解析（STA）静的タイミング解析（STA）：静的タイミング解析（STA）：これは、デジタル回路の基本的な知識は、これらの2つのタイミング違反のレジスタは、適切なデータと出力データをサンプリングする方法がないので、レジスタベースのデジタルチップ機能は間違いなく問題があるでしょう。

STAツールはSynopsysプライムタイムを持っています。

7 .正式な検証

また、これは、統合されたネットリストを機能的に検証する検証カテゴリーである。よく使われるメソッドは等価性チェックです。機能検証の後、HDL設計を参照として、包括的なネットリスト機能は、彼らが機能的に等価かどうか決定するために比較されます。これは、論理合成プロセスの間、元々HDLにおいて、記載される回路の機能性の変更がないことを確実にするためにされる。

形式性は、Synopsysのツールです。

フロントエンドのデザインのプロセスは、ここにしばらくの間書かれています. 設計上, フロントエンドのデザインの結果は、ゲートネットメーターを取得することです ICチップの回路.

チップデザイン back-end design

1 . DFT

テスト設計.チップはしばしばビルトインテスト回路を持っています、そして、DFTのものは念頭に置いて将来のテストで設計されます。DFTへの一般的なアプローチは、スキャンユニットに非スキャンユニット（レジスタなど）を回すためにスキャンチェーンを設計に挿入することである。いくつかの本は、DFTについての詳細情報を持っているので、写真を比較することによってそれを理解しやすいです。

DFTツールSynPsysのDFTコンパイラ

フロアプラン

レイアウト計画は、チップのマクロ単位モジュールを配置して、IPモジュール、RAM、I / Oピンなどの一般的に様々な機能回路の配置を決定することです。レイアウト計画は、最終的なチップ領域に直接影響することができます。

ツールはSynyPsysのための

3 . CTS

クロックツリー合成は、単にクロック配線です。ディジタルチップのクロック信号の大域的なコマンド機能のために、それらの分配は各々のレジスタ装置に対称でなければならない。その結果、各々のレジスタに同じクロック源からクロックがクロック遅延差が最小である。これはクロック信号が別々に配線される必要がある理由です。

CTSツール、物理的コンパイラ

場所・ルート

ここでの配線は、各種の標準単位（基本論理ゲート）間の配線を含む通常の信号配線である。例えば、我々は通常0.13 umプロセス、または90 nmプロセスを聞くと、実際にはここでは、微細な観点からMOS管のチャネル長である金属配線の最小幅です。

アストロツール

寄生パラメータ抽出

ワイヤ自体の抵抗、隣接するワイヤ間の相互インダクタンス、チップ内の結合キャパシタンスは、信号ノイズ、クロストークおよび反射を生じることができる。これらの効果は信号の整合性の問題を引き起こす可能性があり、信号電圧の変動及び変動を生じさせる。寄生パラメータを抽出し，再び検証することにより信号完全性問題を解析することは非常に重要である。

ツールSynopsys星RCXT

6 .物理レイアウトの確認

機能とタイミング検証の物理的レイアウトの配線の完了については、LVS（LayoutVirtual Identification）ベリファイなどの多くの項目の検証は、ゲートレベル回路図比較検証のレイアウトおよび論理合成であるDRC（デザインルールチェック）：デザインルールのチェック、行の間隔、プロセス要件を満たすために行の幅をチェック、ERC（電気ルールチェック）：電気ルールチェック、チェックショート回路とオープン回路と他の電気ルール違反など。

シノプシスヘラクレスのためのツール

実際のバックエンドプロセスは、製造プロセスが改善し続けているので、回路消費電力解析およびDFM（製造性設計）問題を含む。

物理レイアウトの検証はチップ設計フェーズ全体の完了であり，以下はチップ製造である。物理レイアウトは、シリコンウェハ上の実際の回路を作り、それらをパッケージ化し、それらをテストし、それらをテストし、実際のチップを参照してください。

プロセスドキュメント チップデザイン

合成やタイミング解析，レイアウトの描画などのチップ設計の重要な設計リンク，プロセスライブラリファイルが必要である。しかし，プロセス文書の理解が不足しているため，チップ設計についての学習は難しい。たとえば、学習レイアウトのデザインは、プロセスグラフライブラリファイルなしの紙プロジェクトです。本稿では，プロセスライブラリ関連知識を中心に紹介する。

プロセスドキュメンテーションはチップメーカーによって提供されるので、国内および国際的なチップメーカーの一般的な理解が必要です。国際的には、TSMC、インテル、サムスンなどの主要な半導体メーカーがあります。中国では、主にSMIC、中国資源上海、深セン創設者と他の会社があります。これらの企業は、関連するプロセスライブラリのドキュメントを提供する前提は、これらの企業との協力を得るために、これらのプロセス文書は、秘密のドキュメントです。

完全なプロセスライブラリファイルは主に以下のように構成されている:

1、シミュレーションプロセスライブラリは、主に2つのソフトウェアSpecとHSPICE、サフィックスSCsをサポート-スペクトル、lib - HSPICE使用します。

2は、Cadence地図描画ソフトウェア、サフィックスTF、DRFの主に、マップライブラリファイルのアナログバージョンです。

3 .デジタル総合ライブラリ、主にタイミングシリーズライブラリ、基本的なネットリストのコンポーネントとその他の関連の包括的、年代順の分析ライブラリライブラリが必要です。それは、主にDCソフトウェア合成とPTソフトウェア・タイミング分析のために使われます。

4 .デジタルマップライブラリ、主に自動レイアウトとルーティングのためのケイデンスエンカウンターソフトウェア、もちろん、自動レイアウトとルーティングツールは、タイミングライブラリ、統合された制約ファイルなどを使用します。

5、地図検証ライブラリ、主にDRC、LVSチェック。いくつかの専門的なサポート校正、およびいくつかの専門サポートドラキュラ、DIVAや他のマップ検査ツール。各ライブラリファイルに対応するPDF説明ドキュメントがあります。

逆のデザインはプロセスライブラリファイルを使用します。フォワードデザイン（コードで始まるフォワードデザイン）はすべてのファイルを必要とします。プロセスのドキュメントは、チップ設計の重要な位置を占め、すべてのリンクでキーデザインを使用して、その秘密のプロパティを使用するので、それは個々の学習のためのネットワーク上の完全なプロセス文書を見つけることは困難ですが、個人の学習プロセスライブラリファイルのためのCadenceのEETOPオープンは、誰もが学ぶことができる便利ですが、また不完全であるようです。

チップ設計の総合

どのような合成ですか？合成はRTLレベルのVerilogコードを基本的なゲートレベル単位で表される回路に設計/マッピングするプロセスです。基本ゲート装置はNANDゲート、NANDゲート、レジスタ等であるが、これらのゲート装置は、回路を構築するためにゲート装置を呼び出す必要がなく、ソフトウェアで直接呼び出すことができるユニットの標準ライブラリになっている。簡単な用語では、設計コンパイラソフトウェアは実際の回路にコードを翻訳する仕事をします、しかし、それは翻訳についてだけではありません、それは我々がセットしたパフォーマンス要件に合うように回路とタイミング制約を最適化することについてです。前述のように、ソフトウェアは制約駆動されるので、制約はどこから来ますか？答えはデザイン仕様です。すべてのチップ設計プロジェクトには、チップ設計の初めに開発されたプロジェクト仕様があります。具体的な制約は、統合プロセス中に注意深く考慮する必要があります。合成の一般過程

1 .合成前工程

2 .設計制約プロセスを課す

3 .デザイン合成プロセス

4）合成後工程。

PSは、設計コンパイラソフトウェアを使用するための前提条件は、DCのTclスクリプトを使用することを学ぶことです。

合成前工程この部分は、主に包括的なプロセス、設計入力ファイル、および設定環境パラメータによって使用されるライブラリファイル（プロセスライブラリ、リンクライブラリ、シンボルライブラリ、包括的ライブラリを含む）の準備から構成されます。

プロセスに設計制約を課す。この部分は主にDC Tclスクリプトを使用して制約ファイルを書くことです。特定の制約項目を3つのカテゴリに分けることができます。

エリア制約、クロックを定義し、入力/出力パスを制限する

（環境属性）、入力ドライバを制限し、出力負荷を制約し、作業条件（最高、典型的、最悪ケース）を設定し、行負荷モデルを設定します

C（高度なクロック制約）、クロックジッタ、オフセット、クロックソースの遅延、同期マルチクロック、非同期クロック、マルチサイクルパス、詳細な制約のこれらのカテゴリ。

制約のために。詳細なTCLスクリプト制約ファイルは、上記の制約のほとんどすべてを含んでいます。モデルの後ろには制約があります。

統合プロセスを設計する。回路モジュール設計計画（より良い制約のために）、主に設計コンパイラの包括的最適化のプロセス（3つの最適化段階、構造レベル、論理レベル、ゲートレベル）、時間シーケンス解析の特定のプロセスと包括的なプロセスの他の詳細な情報を紹介します。

合成後工程どのように、あなたは合成の結果を見ますか？どのように、あなたはタイミング違反を解決しますか？それはポスト合成プロセスがすべてであることです。合成の後、合成報告の分析によって、回路合成結果がどのように会うかについて知ることができる。特に、この段階では、スクリプトの包括的な制約を記述するときに、制約を決定する必要がありますので、仕様は一般的に詳細なセクションを伴うことができないので、このステップがコードにある後、実際の回路に従って包括的な予測が必要であり、同時にテストするためです。回路を概算することは要求に合致している。この場合、前合成プロセスは形式的合成と同じであるが、要件は大いに緩和される。タイミング違反要求は、約10 %～15 %であり、すなわち、回路の10 %～15 %がタイミングを満たさない場合は問題ではない。

conclusion(IPCBコム)

The process of チップデザイン 非常に複雑です, この記事も簡単です チップデザイン プロセスくし再び, 複合体は繰り返さない.