PCBブログ - プリント基板のデザインについて

高速プリント基板のデザインは、回路図のノードを接続するのと同じくらい簡単になることができ、それはコンピュータのモニタに見えるように美しくて素晴らしいことです。しかし、設計者がPCB設計に非常に幸運であるか、または非常に幸運でない限り、実際のPCB設計は通常、そんなに容易ではありません。PCBボード設計者は、デザインが最終的に働くことができるまで、多くの新しい挑戦に直面します。そして、誰かはそのパフォーマンスを確認することができます。これは、現在のところ、高速PCBボード設計の現在の状態です-デザインルールとデザインガイドラインは常に進化しており、幸運なら、彼らは成功したソリューションにつながります。PCBボードの大部分は、回路構成要素の動作原理と相互作用、回路基板の入出力を構成する様々なデータ伝送規格に熟達した回路設計者です。ワイヤがプリント回路銅線に変換されたときのレイアウト設計者間のコラボレーションの結果多くの場合、回路図デザイナーは最終的なボードの成功または失敗を担当します。しかし、回路設計者がレイアウト技術を知っているほど、主要な問題を避ける機会が増えます。設計が高密度のFPGAの場合、設計された回路図の前に多くの課題があります。何百もの入力と出力ポート、500 MHzを超える動作周波数（いくつかのデザインでおそらくより高い）、半分のミリメートルと同じくらい小さいはんだボール間隔、等相互影響があります。

同時スイッチングノイズ

この課題はコンカレントスイッチングノイズ（SSN）または同時スイッチング出力（SSO）と呼ばれるものです。高周波データストリームの高ボリュームは、データライン上のリンギングおよびクロストークのような問題、ならびにボード全体の性能に影響を与える電力およびグラウンドプレーン上のグラウンドバウンスおよび電源ノイズを引き起こします。高速データ線のリンギングとクロストークに対処するために、差動信号への切り替えは良いステップです。差動対上の1つのワイヤがシンクであり、他方がソースであるので、誘導効果は本質的に除去されます。差動対を使用してデータを転送するとき、電流がローカルに保たれているので、リターンパスの誘導電流から「バウンス」ノイズを低減するのを助けます。数百MHzまでまたは数GHzまでの無線周波数のために、信号理論はインピーダンスがマッチするとき、信号力が届けられることを示唆します。伝送線がよく合っていないとき、反射があるでしょう、信号の一部だけが送付者からレシーバーに送られます。一方、他の部分は送付者と受信機の間で前後に跳ねます。差動信号がPCB上でどのようにうまく実装されているかは、インピーダンス整合において大きな役割を果たします。

差動トレースデザイン

差動トレース設計はインピーダンス制御基板の原理に基づいています。そのモデルは幾分同軸ケーブルのようです。制御されたインピーダンスPCBにおいて、金属平面層はシールドとして作用し、絶縁体はFR 4積層体であり、導体は信号トレース対です。FR 4の平均誘電率は4.2から4.5の間です。製造誤差を意識していないと、銅配線の過剰エッチングが起こり、結果的にインピーダンス誤差が生じます。PCBトレースインピーダンスを計算する方法は、電界解析プログラム（通常2次元、時には三次元）を使用することであり、これは、有限要素の使用を必要とし、PCBバッチ全体のMaxwell方程式を直接解きます。ソフトウェアはトレース間隔，トレース幅，トレース厚さ，絶縁高さに基づいてemi効果を解析できます。100 hz特性インピーダンスは差動接続ケーブルの業界標準値となっています。2本の50本の長さ1本の同じ長さの線で、100本の線差線を作ることができます。つのトレースが互いに接近しているので、トレース間のフィールド結合は、トレースの微分モードインピーダンスを減らします。100°のインピーダンスを維持するためには、トレースの幅を少し小さくする必要があります。その結果、100アンペアの差動対における各配線のコモンモードインピーダンスは50Ωよりも若干高くなります。トレースと材料のサイズは理論的にインピーダンスを決定するが、ビア、コネクタ、および偶数のデバイスパッドは信号経路にインピーダンス不連続性を導入します。それは通常これらのことなしに可能ではありません。場合によっては、より合理的なレイアウトおよび配線のために、PCB上の層の数を増加させるか、または埋め込まれたビアのような機能を追加する必要があります。埋込みビアはPCB基板のいくつかの層を接続するだけであるが、伝送線路の問題を解決しつつ、ボードを作るコストも増大します。しかし、時々全く選択がありません。信号速度が速くなり、スペースが小さくなると、埋込みビアのような追加の要求が増加し始め、PCBボードソリューションのコストファクタとなります。ストリップラインルーティングでは、信号はFR−4材料によってサンドイッチされます。マイクロストリップラインでは、導体が空気にさらされます。空気の誘電率（ER＝1）のために、トップ層は、いくつかの臨界信号（例えば、クロック信号または高周波シリアル信号（SERDES）信号）をルーティングするのに適しています。マイクロストリップルーティングは、電磁場線のいくつかを吸収することによって電磁干渉（EMI）を低減する下の接地面に結合されるべきです。ストリップラインにおいて、全ての電磁界線は、上下の基準面に連結されます。そして、それは大いにEMIを減らします。可能であれば、ブロードサイド結合ストリップライン設計を使用しないようにしてください。この構造は基準面において結合された差動ノイズに影響されます。また、PCBボードのバランス製造が必要であり、制御が難しいです。一般に、同じ層上の線間の間隔を制御することは比較的容易です。

デカップリングおよびバイパスコンデンサ

PCBボードの実際の性能が予想通りであるかどうか決定する別の重要な局面は、デカップリングおよびバイパスコンデンサを追加することによって制御される必要があります。デカップリングコンデンサを追加することは、PCBのパワープレーンとグランドプレーンとの間のインダクタンスを低減し、PCB全体の信号およびICのインピーダンスを制御するのを助けます。バイパスコンデンサは、FPGA（クリーンバンクを提供する）にきれいな電源を提供するのを助けます。伝統的なルールは、PCBボードルーティングが便利であるときに、デカップリングコンデンサを配置し、FPGAパワーピンの数がデカップリングコンデンサの数を決定することです。しかしながら、FPGAの超高速スイッチング速度は、このステレオタイプを完全に破壊します。典型的なFPGAボード設計では、電源に近いコンデンサは、負荷の電流変化に周波数補償を提供します。低周波数フィルタリングを提供して、供給電圧垂下を予防するために、大きいデカップリングコンデンサを使用します。電圧降下は、設計された回路が起動したときのレギュレータの応答の遅れによります。そのような大きなコンデンサは、通常、より低い低周波応答を有する電解コンデンサであり、その周波数応答は、DCから数百kHzまで及びます。すべてのFPGA出力変更は、エネルギーを必要とする信号線の充電および放電を必要とします。バイパスコンデンサの機能は、広い周波数範囲にわたって局所的なエネルギー蓄積を提供することです。それに、高周波過渡電流のために高速電流を提供するために、小さい直列インダクタンスを有する小さいコンデンサが必要です。遅い応答の大きいコンデンサは、高周波コンデンサエネルギーが消費されたあと、電流を供給し続けます。パワーバス上の大量の電流過渡現象は、FPGA設計の複雑さを増加させます。このような電流過渡現象は、通常、SSO／SSNに関連付けられます。非常に低いインダクタンスを有するキャパシタを挿入することによって、電力バス上のスイッチング電流ノイズをキャンセルするために使用できる局部的な高周波エネルギーを提供します。高周波電流がデバイス電源に入るのを防ぐこのデカップリングコンデンサは、FPGA（1 cm未満）に非常に近いに違いありません。時々、多くの小さなコンデンサは、デバイスのためのローカルエネルギー記憶として作用して、現在の要求を変更することに迅速に応じるために並列に一緒に接続されます。一般に、デカップリングコンデンサのトレースは、ビア内の垂直距離を含めて短くなければなりません。さらに少量を加えると、ワイヤのインダクタンスが増加し、デカップリングの効果が低下します。

その他の技術

信号速度が増加するにつれて、回路基板を横切ってデータを容易に転送することがますます困難になってきました。PCBボードの性能をさらに改善するために、いくつかの他の技術を使用することができます。最初の、そして、明らかな方法は単純な装置レイアウトです。重要な接続のために短くて直接の経路を設計するのは常識です。しかし、これを過小評価しないでください。なぜシンプルな戦略がトリックを行うことができますボード上の信号を調整するのトラブルに行く？ほぼ等しく短いアプローチは、信号線の幅を考慮することです。データレートが622 MHzと高いほど、信号の皮膚効果はますます顕著になります。距離が長いとき、PCB上の非常に薄いトレース（例えば4または5マイル）は信号の大きな減衰を形成します。そして、減衰が設計されていないローパスフィルタと同様に、その減衰は周波数と共に増加します。バックプレーンが長いほど、周波数が高くなり、信号線の幅が広くなります。20インチより長いバックプレーン跡のために、跡幅は10または12マイルでなければなりません。通常、ボード上のクリティカル信号はクロック信号です。クロックラインが長すぎるか、不十分に設計されるとき、特に速度増加として、彼らはジッターを拡大して、下流に傾きます。バイアがインピーダンス変化および反射を増やすので、クロックを伝送する多重層は避けられなければなりません。そして、クロックライン上のビアがなければなりません。内側の層がクロックをルートしないと、上と下の層は待ち時間を減らすために地上飛行機を使用しなければなりません。FPGA PLLで設計する場合、パワープレーン上のノイズはPLLジッタを増加させることができます。これが重要ならば、PLLのために「パワーアイランド」がつくられることができます。そして、それは金属プレーンのより厚いエッチングを使用しているPLLアナログおよびデジタル電源を絶縁するために用いることができます。

2 Gbps以上のレートの信号に対しては、より高価な解決策を考えなければなりません。このような高周波数では、バックプレーンおよびビア設計の厚さは、信号の完全性に大きな影響を与えることができます。バッキングプレートの厚さが0.200インチを超えない場合によく動作します。高速信号がPCB上で使用されるとき、層の数は、バイアの数を制限するためにできるだけ少なくなければダメです。厚い板では、信号層を接続するビアは長く、信号経路上に伝送線路分岐を形成します。埋込みビアを用いることによりこの問題を解決できるが，製造コストが高いです。別のオプションは、ロジェ44350、Getek、またはアーロンなどの低損失誘電体材料を使用することがあります。これらの材料はFR 4材料のほぼ2倍のコストであるが、時にはこれが選択しないとダメです。I／O位置のいくつかの選択を提供するFPGAのための他の設計技術があります。重要な高速serde設計では，serde i／osは隣接するi／oピンを確保することによって分離できます。例えば、3 x 3または5 x 5のBGAボール領域は、Serdes Rx、Tx、VCCRx、CCTtx、およびCCCTxのいずれか、およびボール位置に対して予約することができます。あるいは可能であれば、I / Oグループ全体をserdesに近づけます。デザインにI / O制約がないならば、これらのテクニックはコストを加えることなく利益をもたらすことができます。また、FPGA製造者が提供するリファレンスボードを参照する方法もあります。ほとんどのメーカーは、特定の要求は、独自の情報の問題のために必要がありますが、リファレンスボードのソースのレイアウト情報を提供します。これらのボードは、しばしばFPGA製造者がそれらのデバイスを特徴づける必要がある標準的な高速I／Oインターフェースを含みます。しかし、これらのボードは、しばしば複数の目的のために設計され、必ずしも特定の設計上の必要性と一致しない場合があります。それにもかかわらず、彼らはソリューションを作成するための出発点として使用することができます。

まとめ

もちろん、この記事だけでいくつかの基本的な概念に触れます。ここで覆われているトピックのいずれかを全体の本で議論することができます。キーは、PCBレイアウト設計に多くの時間と努力を投資する前に、目標が何であるかを理解することです。一旦レイアウトが完成するならば、再設計は多くの時間とお金を負担することができます。実際のニーズを満たす設計をするためにPCBボードのレイアウトエンジニアに頼ることはできません。回路図デザイナーは常にガイダンスを提供し、スマートな選択を行い、ソリューションの成功に責任を負います。

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