Leiterplatte Blog - Die wichtigsten Punkte der Gestaltung von Leiterplatten mit fpga-Leiterplatten-Design

Da sich Field Programmable Gate Arrays (FPGAs) zu wirklich programmierbaren System-on-Chips entwickelt haben, ist die Aufgabe der Gestaltung von Leiterplatten mit diesen Chips komplexer geworden. Die aktuellen Schaltungsdichten von Millionen von Gates und Transceiver-Datenraten von mehr als 6 Gbps und andere Überlegungen beeinflussen die Konstruktionsbemühungen der Systementwickler auf mechanischer und elektrischer Plattenebene. Die Matrize, das Chippaket und die Leiterplatte bilden ein eng verbundenes System, in diesem System muss die Leiterplatte sorgfältig entworfen werden, um die Funktion von FPGA vollständig zu realisieren. Bei der Konstruktion mit Hochgeschwindigkeits-FPGAs ist es entscheidend, mehrere Konstruktionsfragen vor und während der Board-Entwicklung zu berücksichtigen. Dazu gehören: Reduzierung von Systemgeräuschen durch Filtern und gleichmäßige Verteilung ausreichender Leistung über alle Geräte auf der Leiterplatte; korrektes Abschließen von Signalleitungen, um Reflexionen zu minimieren; Minimierung des Quersprechens zwischen Spuren auf dem Brett; Reduzierung der Auswirkungen von Bodenbumpf und Vcc-Reduktion (auch bekannt als Vcc-Sag); korrekt passende Impedanz auf Hochgeschwindigkeitssignalleitungen. Wer ein IC-Paket für ein sehr leistungsstarkes FPGA entwirft, muss besonders auf das Gleichgewicht zwischen Signalintegrität und Vielseitigkeit für alle Benutzer und Anwendungen achten. Zum Beispiel arbeiten die Stratix II GX-Geräte von Altera in einem 1.508-poligen Paket bis zu 1,2 V und verfügen über 734 Standard-I/Os und 71 Low-Voltage-Differential-Signalisierungskanäle (LVDS). Außerdem verfügt es über 20 Hochgeschwindigkeits-Transceiver, die Datenraten von bis zu 6,375 Gbps unterstützen. Dies ermöglicht es der Architektur, viele High-Speed-Netzwerk- und Kommunikationsbussstandards zu unterstützen, einschließlich PCI Express und SerialLite II.

Im PCB-Board-Design können Benutzer Crosstalk reduzieren, indem sie den Pinout optimieren. Signalstifte sollten möglichst nah an Erdstifte platziert werden, um Schleifenlängen innerhalb des Pakets zu reduzieren, insbesondere für kritische Hochgeschwindigkeits-I/O. In Hochgeschwindigkeitssystemen ist die dominierende Quelle des Quersprechens die induktive Kopplung zwischen Signalwegen innerhalb des Pakets. Bei den Ausgangsübergängen muss das Signal einen Rücklaufweg durch die Leistungs-/Erdebene finden. Aktuelle Änderungen in der Schleife erzeugen Magnetfelder, die Rauschen auf anderen I/O-Pins in der Nähe der Schleife verursachen. Diese Situation verschlimmert sich, wenn die Ausgänge gleichzeitig umgewandelt werden. Da je kleiner der Kreis, desto kleiner die Induktivität ist, können Pakete mit Strom- oder Erdstiften in der Nähe jedes Hochgeschwindigkeitssignalstifts die Auswirkungen von Quersprechen auf nahe gelegene I/O-Stifte minimieren. Um die Kosten der Platte zu senken und die Systemsignalintegrität aller Signalwege zu verbessern, sind sorgfältige Konstruktion und Konstruktion des Plattenmaterials, die Anzahl der Schichten (Stapelung) und das Layout erforderlich. Das Senden von Hunderten von Signalen vom FPGA auf oder um das Board ist eine schwierige Aufgabe, die den Einsatz von EDA-Tools erfordert, um Pinout und Chip-Platzierung zu optimieren. Manchmal kann ein etwas größeres FPGA-Paket die Board-Kosten reduzieren, da es die Anzahl der Schichten auf dem Board und andere Board-Verarbeitungsbeschränkungen reduziert. Ein Hochgeschwindigkeitssignalpfad auf einer Leiterplatte, repräsentiert durch eine Leiterplattenspurung, die sehr empfindlich auf Unterbrechungen ist, wie z. B. Durchgänge zwischen Leiterplattenlagen und Leiterplattenverbinder. Diese und andere Unterbrechungen reduzieren die Randrate des Signals und verursachen Reflexionen. Deshalb sollten Designer Vias und über Stubs vermeiden. Wenn Vias unvermeidlich sind, halten Sie die Via-Leitungen so kurz wie möglich. Verwenden Sie bei der Routing von Differenzsignalen eine Via der gleichen Struktur für jeden Pfad des Differenzpaars; Dies lässt die durch die Via verursachte Signalunterbrechung im gemeinsamen Modus. Wenn möglich, verwenden Sie blinde Vias über regelmäßige Vias, oder verwenden Sie Rückbohren, da es weniger Unterbrechung aufgrund des Verlustes von Via Wurzel geben wird.

Um die Signalintegrität des Taktsignals zu verbessern, sollten die folgenden Richtlinien befolgt werden: Halten Sie das Taktsignal so weit wie möglich auf einer einzelnen Plattenschicht, bevor es an die Plattenkomponenten gesendet wird; immer eine Ebene als Referenzebene verwenden. Senden Sie schnelle Kantensignale entlang der inneren Schichten, die an die Erdebene angrenzen, um Impedanz zu steuern und EMI zu reduzieren. Beenden Sie das Taktsignal richtig, um Reflexionen zu minimieren. Verwenden Sie Punkt-zu-Punkt-Uhrspuren. Einige FPGAs, wie die Stratix II GX-Familie, verfügen über On-Chip-Serien-Endwiderstände, die mehrere I/O-Standards unterstützen. Diese On-Chip-Widerstände können als 25 Ohm oder 50 Ohm Single-End-Widerstände eingestellt werden und unterstützen LVTTL, LVCMOS und SSTL-18 oder SSTL-2 Single-End-I/O-Standards; Zusätzlich werden 100 Ohm LVDS- und HyperTransport-Eingänge mit On-Chip-Differential-Matching-Widerständen unterstützt. Die Differential-Transceiver-I/Os verfügen über On-Chip-Widerstände, die auf 100, 120 oder 150 Ohm programmierbar sind und sind automatisch kalibriert und reflektiert. Die Verwendung von internen Widerständen anstelle von externen Geräten hat mehrere Vorteile für das System. Die On-Chip-Termination verbessert die Signalintegrität, indem sie Lead-Effekte eliminiert und Reflexionen auf Übertragungsleitungen ermöglicht. Die On-Chip-Termination minimiert auch die Anzahl der erforderlichen externen Komponenten, so dass Designer weniger Widerstände, weniger Board-Spuren und weniger Board-Platz verwenden können. Auf diese Weise kann das Layout vereinfacht, der Konstruktionszyklus verkürzt und die Systemkosten reduziert werden. Die Zuverlässigkeit des Boards wird auch durch weniger Komponenten auf dem Board verbessert. Im Board Design gibt es mehrere Richtlinien für die Routing von Microstrip und Stripline, um Crosstalk zu minimieren. Für das Doppelstreifenleitungslayout wird die Verdrahtung auf der zweischichtigen Innenplatte durchgeführt und auf beiden Seiten ist eine Spannungsreferenzfläche vorhanden. Zu diesem Zeitpunkt verwenden alle Drähte der benachbarten Schichtplatten die orthogonale Verdrahtungstechnik, um das Medium zwischen den beiden Signalschichten zu maximieren. Materialdicke und normalisieren den Abstand zwischen jeder Signalschicht und ihrer benachbarten Referenzebene, während die erforderliche Impedanz beibehalten wird. Mikrostreifen- oder Streifenleitungsrichtlinien mit einem Spurabstand von mindestens dreimal der Dicke der dielektrischen Schicht zwischen den Plattenleitungsschichten; Simulationswerkzeuge verwenden, um sein Verhalten vorzusimulieren. Verwenden Sie für kritische Hochgeschwindigkeitsnetze Differential anstelle von Single-End-Topologie, um die Auswirkungen von Common-Mode-Rauschen zu minimieren. Versuchen Sie innerhalb der Konstruktionsgrenzen, die positiven und negativen Pins des Differenzsignalpfades anzupassen. Um den Kopplungseffekt von einendeigen Signalen zu reduzieren, lassen Sie einen geeigneten Abstand (größer als das Dreifache der Spurbreite) oder Route auf verschiedenen Plattenschichten (benachbarte Schichtrouting ist orthogonal zueinander). Auch die Verwendung eines Simulationswerkzeugs ist eine gute Möglichkeit, die Abstandsanforderungen zu erfüllen. Minimieren Sie die Parallellängen zwischen den Signalterminationen.

Gleichzeitige Übergangsgeräusche, Takt- und I/O-Datenraten steigen mit einer entsprechenden Verringerung der Anzahl der Ausgangsübergänge und einer gleichzeitigen Zunahme der Übergangsströme während der Signalwegsentladung und -aufladung. Diese Ströme können eine Plattenebene-Erdrebound verursachen, einen momentanen Anstieg / Fall der Erdspannung / Vcc. Große Übergangsströme von nicht idealen Stromversorgungen können einen momentanen Abfall des Vcc (Vcc Dip oder Dip) verursachen. Im Folgenden werden einige gute Board-Design-Regeln aufgeführt, um die Auswirkungen dieser gleichzeitigen Übergangsgeräusche zu reduzieren. Konfigurieren Sie nicht verwendete I/O-Pins als Ausgänge und fahren Sie sie niedrig, um den Bodenschlag zu reduzieren. Minimieren Sie die Anzahl der gleichzeitigen Übergangs-Ausgangspins und verteilen sie gleichmäßig über den gesamten FPGA-I/O-Abschnitt. Wenn eine hohe Kantenrate nicht erforderlich ist, verwenden Sie eine niedrige Drehrate am FPGA-Ausgang. Stellen Sie Vcc zwischen den Bodenebenen der Mehrschichtplatte, um die Auswirkungen von Hochgeschwindigkeitsspuren auf jede Schicht zu beseitigen. Die Widmung aller Plattenschichten an Vcc und Erde macht diese Ebenen resistiv und induktiv, bietet eine niedrige Induktivitätsquelle mit niedrigerer Kapazität und Rauschen und gibt logische Signale auf diesen Ebenen benachbarten Signalschichten zurück. Pre-Betonung, Ausgleich fpga PCB-Design

Die Hochgeschwindigkeits-Transceiver-Fähigkeiten von FPGAs machen sie zu effizienten programmierbaren System-on-a-Chip-Komponenten, stellen aber auch einzigartige Herausforderungen für Board-Designer dar. Ein Schlüsselproblem, insbesondere im Zusammenhang mit dem Layout, ist der frequenzabhängige Übertragungsverlust, der hauptsächlich durch den Hauteffekt und die dielektrischen Verluste verursacht wird. Wenn hochfrequente Signale auf Leiterflächen übertragen werden (wie z.B. Leiterplattenspuren), tritt der Hauteffekt aufgrund der Selbstinduktivität der Drähte auf. Dieser Effekt verringert die effektive Leitungsfläche des Drahts und dämpft die Hochfrequenzkomponenten des Signals. Dielektrische Verluste werden durch die kapazitive Wirkung des dielektrischen Materials zwischen den Schichten verursacht. Der Hauteffekt ist proportional zur Quadratwurzel der Frequenz, während der dielektrische Verlust proportional zur Frequenz ist; Daher ist der dielektrische Verlust der dominierende Verlustmechanismus für die Hochfrequenzsignaldämpfung. Je höher die Datenrate ist, desto schwerer ist der Hauteffekt und der dielektrische Verlust. Die Reduzierung des Signalpegels auf der Verbindung ist für ein 1Gbps-System akzeptabel, für ein 6Gbps-System jedoch inakzeptabel.

Die heutigen Transceiver verfügen jedoch über Sender-Vorbetonung und Empfänger-Ausgleich, um die Hochfrequenzkanalverzerrung zu kompensieren. Sie verbessern auch die Signalintegrität und erleichtern die Beschränkungen der Spurlänge. Diese Signalkonditionierungstechniken verlängern die Lebensdauer von Standard-FR-4-Materialien und unterstützen höhere Datenraten. Aufgrund der Signaldämpfung im FR-4-Material ist die zulässige Trace-Länge bei Betrieb mit 6,375 Gbps auf ein paar Zoll begrenzt. Und Vorbetonung und Ausgleich können es auf mehr als 40 Zoll erweitern. Programmierbare Vorbetonung und Ausgleich sind in einige leistungsstarke FPGAs wie Stratix II GX-Geräte integriert, die den Einsatz von FR-4-Materialien ermöglichen und Layout-Einschränkungen wie Trace-Längen entspannen und die Board-Kosten senken. Die Pre-Emphasis-Funktion kann die Hochfrequenzkomponenten des Signals effektiv verstärken. Die 4-Tap-Vorbetonungsschaltung in Stratix II GX reduziert die Streuung der Signalkomponenten (räumliche Ausbreitung von einem Bit zum anderen). Die Vorbetonungsschaltung bietet 500% Vorbetonung, und jeder Hahn kann je nach Datenrate, Spurlänge und Verbindungsmerkmalen auf 16 Ebenen optimiert werden. Zusätzlich zur Eingangsverstärkungsstufe ermöglicht das Gerät dem Board-Designer, einen Ausgleichsebene von 17 dB zu haben, wobei eine der 16 Equalizer-Stufen verwendet wird, um Board-Verluste zu überwinden. Gleichung und Vorbetonung können in Konzertumgebungen oder zur individuellen Optimierung spezifischer Verbindungen eingesetzt werden. Designer können die Vorbetonungs- und Ausgleichsebenen in Stratix II GX FPGAs ändern, während das System läuft oder während der Kartenkonfiguration, nachdem es in eine Backplane oder ein anderes Gehäuse eingesetzt wurde. Dies gibt dem Systemdesigner die Flexibilität, die Vorbetonungs- und Ausgleichsebenen automatisch auf vorgegebene Werte einzustellen. Alternativ können diese Werte dynamisch bestimmt werden, abhängig davon, welchen Schlitz die Platte in das Gehäuse oder die Backplane eingesteckt ist. EMI-Probleme und DebuggingEMI, die durch eine Leiterplatte verursacht wird, ist direkt proportional zur Änderung des Stroms oder der Spannung im Laufe der Zeit und der Reiheninduktivität der Schaltung. Effizientes Board Design hat das Potenzial, EMI zu minimieren, aber nicht unbedingt vollständig zu beseitigen. Die Beseitigung von "Eindringlinge" oder "heißen" Signalen und das Senden von Signalen mit richtigem Bezug auf die Bodenebene hilft auch, EMI zu reduzieren, die Verwendung von Oberflächenmontagekomponenten, die auf dem heutigen Markt üblich sind, ist auch eine Möglichkeit, EMI zu reduzieren. Es ist immer schwieriger geworden, komplexe Hochgeschwindigkeits-PCB-Board-Designs zu debuggen und zu testen, da einige traditionelle Board-Debuggmethoden, wie Testsonden und "Bed-of-Nails" -Tester, für diese Designs möglicherweise nicht funktionieren. Dieses neue High-Speed-Design kann die Vorteile von JTAG-Testwerkzeugen mit in-System-Programmierung und eingebauten Selbst-Test-Fähigkeiten nutzen, die FPGAs haben können. Designer sollten dieselben Richtlinien verwenden, um das JTAG-Testtakteingangssignal (TCK) wie die Systemtakt einzustellen. Darüber hinaus ist es wichtig, die JTAG-Scankettenspurlänge zwischen der Testdatenausgabe eines Geräts und der Testdateneingabe eines anderen Geräts auf ein Minimum zu halten.

Erfolgreiches Design mit eingebetteten High-Speed-FPGAs erfordert umfangreiche High-Speed-Board-Design-Praxis sowie ein solides Verständnis von FPGA-Fähigkeiten wie Pinout, Board-Materialien und Stacking, Board-Layout und Termination-Modi. Ebenfalls wichtig ist die richtige Verwendung von Vorbetonung und Ausgleich des eingebauten Transceivers. Die oben genannten Punkte verbinden sich zu einem zuverlässigen Design mit stabiler Fertigbarkeit. Die sorgfältige Berücksichtigung all dieser Faktoren, kombiniert mit einer richtigen Simulation und Analyse, kann die Wahrscheinlichkeit von Überraschungen bei PCB-Platenprototypen verringern und den Stress von Board-Entwicklungsprojekten reduzieren.