Präzisions-Leiterplattenherstellung, Hochfrequenz-Leiterplatten, mehrschichtige Leiterplatten und Leiterplattenbestückung.
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Die Hauptpunkte des Entwerfens von Leiterplatten mit Hochgeschwindigkeits-FPGA
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Die Hauptpunkte des Entwerfens von Leiterplatten mit Hochgeschwindigkeits-FPGA

2022-03-28
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Author:pcb

As field programmable gate arrays (FPGAs) have evolved into true programmable system-on-chips, die Aufgabe des Entwurfs Leiterplattenmit diesen Chips ist komplexer geworden. Stromkreisdichten von Millionen Gates und Transceiverdatenraten von mehr als 6 Gbps und andere Überlegungen beeinflussen die mechanischen und elektrischen Designanstrengungen von Systementwicklern auf Platinenebene. Sterben, Chippaket und Platine bilden ein eng vernetztes System, in diesem System, um die Funktion von FPGA vollständig zu verwirklichen, die Leiterplatte muss sorgfältig entworfen werden. Bei der Konstruktion mit Hochgeschwindigkeits-FPGAs, Es ist wichtig, mehrere Designfragen vor und während der Board-Entwicklung zu berücksichtigen. These include: reducing system noise by filtering and distributing sufficient power evenly across all devices on the PCB; properly terminating signal lines to minimize reflections; minimizing crosstalk between traces on the board; reducing Effects of ground bounce and Vcc reduction (also known as Vcc sag); correctly matching impedance on high-speed signal lines. Wer ein IC-Paket für ein sehr leistungsfähiges FPGA entwickelt, muss besonders auf die Balance zwischen Signalintegrität und Vielseitigkeit für alle Anwender und Anwendungen achten.. Zum Beispiel, Altera Stratix II GX Geräte in einem 1,508-poliges Gehäuse arbeiten bis zu 1.2V und Ausstattung 734 Standard I/Os and 71 low-voltage differential signaling (LVDS) channels. Es verfügt auch über 20-Hochgeschwindigkeits-Transceiver, die Datenraten bis zu 6 unterstützen.375Gbps. Dadurch unterstützt die Architektur viele High-Speed-Netzwerk- und Kommunikationsbusstandards, einschließlich PCI Express und SerialLite II.

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In Leiterplatte Design, Benutzer können Übersprechen reduzieren, indem sie den Pinout optimieren. Signalstifte sollten so nah wie möglich an Massepunkten platziert werden, um Schleifenlängen innerhalb des Gehäuses zu reduzieren, speziell für kritische Hochgeschwindigkeits-I/O. In Hochgeschwindigkeitssystemen, Die dominante Quelle des Übersprechens ist die induktive Kopplung zwischen Signalpfaden innerhalb des Gehäuses. Wenn die Ausgabe wechselt, Das Signal muss einen Rückweg durch die Stromversorgung finden/Bodenebene. Stromveränderungen in der Schleife erzeugen Magnetfelder, die Rauschen auf anderen I verursachen/O Stifte in der Nähe der Schleife. Diese Situation verschärft sich, wenn die Ausgänge gleichzeitig konvertiert werden. Denn je kleiner die Schleife, je kleiner die Induktivität, So können Pakete mit Strom- oder Massepunkten in der Nähe jedes Hochgeschwindigkeitssignalstifts die Auswirkungen von Übersprechen auf nahe gelegene I minimieren/O Stifte. Um die Kosten der Platine zu senken und die Systemsignalintegrität aller Signalwege zu verbessern, sorgfältige Konstruktion und Konstruktion des Plattenmaterials, number of layers (stacking) and layout are required. Hunderte von Signalen vom FPGA an oder um das Board zu senden ist eine schwierige Aufgabe, die den Einsatz von EDA-Tools erfordert, um Pinout und Chipplatzierung zu optimieren. Manchmal kann ein etwas größeres FPGA-Paket die Leiterplattenkosten senken, da es die Anzahl der Schichten auf der Leiterplatte und andere Einschränkungen der Leiterplattenbearbeitung reduziert.

Ein Hochgeschwindigkeitssignalpfad auf Leiterplatte, dargestellt durch eine Leiterplattentrace, die sehr empfindlich auf Unterbrechungen reagiert, wie Durchkontaktierungen zwischen Leiterplattenschichten und Leiterplattensteckverbindern. Diese und andere Unterbrechungen reduzieren die Randrate des Signals, Reflexionen verursachen. Daher, Designer sollten Vias und Stubs vermeiden. Wenn Vias unvermeidbar sind, Halten Sie die Durchgangsleitungen so kurz wie möglich. Beim Routing von Differenzsignalen, Verwendung eines Durchgangs derselben Struktur für jeden Pfad des Differentialpaars; Dadurch bleibt die Signalunterbrechung durch die. Wenn möglich, Verwenden Sie blinde Vias über normale Vias. Oder verwenden Sie Back-Drilling, da es weniger Unterbrechungen durch Verlust der Durchwurzel gibt.
Zur Verbesserung der Signalintegrität des Taktsignals, Die folgenden Richtlinien sollten befolgt werden: Halten Sie das Taktsignal so weit wie möglich auf einer einzigen Platinenschicht, bevor es an die Platinenkomponenten gesendet wird; immer eine Ebene als Bezugsebene verwenden. Senden Sie schnelle Kantensignale entlang innerer Schichten neben der Erdungsebene, um Impedanz zu steuern und EMI zu reduzieren. Beenden Sie das Taktsignal richtig, um Reflexionen zu minimieren. Punkt-zu-Punkt-Taktspuren verwenden.

Einige FPGAs, wie die Stratix II GX Familie, Sie verfügen über On-Chip-Reihen-Abschlusswiderstände, die mehrere I unterstützen/O Normen. Diese On-Chip Widerstände können als 25 Ohm oder 50 Ohm Single-End Widerstände eingestellt werden und unterstützen LVTTL, LVCMOS, und SSTL-18 oder SSTL-2 einseitig I/O-Normen; zusätzlich, 100-Ohm-LVDS- und HyperTransport-Eingänge werden mit On-Chip-Differenzial-Matching-Widerständen unterstützt. Der Differential-Transceiver I/Os haben On-Chip Widerstände programmierbar auf 100, 120 oder 150 Ohms und sind automatisch kalibriert und reflektierend. Die Verwendung interner Widerstände anstelle externer Geräte hat mehrere Vorteile für das System. On-Chip-Terminierung verbessert die Signalintegrität durch Eliminierung von Bleieffekten und Ermöglichung von Reflexionen auf Übertragungsleitungen. Die On-Chip-Terminierung minimiert zudem die Anzahl der benötigten externen Komponenten, Designer können weniger Widerstände verwenden, weniger Leiterbahnen, und weniger Platz an Bord. Auf diese Weise, das Layout kann vereinfacht werden, der Konstruktionszyklus kann verkürzt werden, und die Systemkosten können reduziert werden. Die Zuverlässigkeit der Platine wird auch durch weniger Komponenten auf der Platine erhöht. Im Board Design, Es gibt mehrere Richtlinien für das Routing von Microstrip und Stripline, um Übersprechen zu minimieren. Für das Doppelstreifen-Linienlayout, Die Verdrahtung erfolgt auf der zweilagigen Innenplatte, und es gibt eine Spannungsreferenzfläche auf beiden Seiten. Zur Zeit, Alle Drähte der benachbarten Lagenplatten verwenden die orthogonale Verdrahtungstechnologie, um das Medium zwischen den beiden Signalschichten zu maximieren. Materialstärke, und normalisieren Sie den Abstand zwischen jeder Signalschicht und ihrer benachbarten Referenzebene, unter Beibehaltung der erforderlichen Impedanz.

Mikrostreifen- oder Streifenführungsrichtlinien mit mindestens dreifacher Dicke der dielektrischen Schicht zwischen den Leiterplattenführungsschichten; Simulationswerkzeuge verwenden, um sein Verhalten vorab zu simulieren. Verwenden Sie Differential anstelle von Single-End-Topologie für kritische Hochgeschwindigkeitsnetze, um die Auswirkungen von Gleichtaktrauschen zu minimieren. Innerhalb der Konstruktionsgrenzen, Versuchen Sie, die positiven und negativen Pins des differentiellen Signalweges anzupassen. Um den Kopplungseffekt von einseitigen Signalen zu reduzieren, leave appropriate spacing (greater than three times the trace width), or route on different board layers (adjacent layer routing is orthogonal to each other). Auch, Die Verwendung eines Simulationstools ist eine gute Möglichkeit, Abstandsanforderungen zu erfüllen. Parallellängen zwischen Signalabschlüssen minimieren. Gleichzeitiges Übergaberauschen, Uhr und ich/O-Datenraten steigen mit entsprechender Reduktion der Anzahl der Ausgangsübergänge und damit einhergehender Zunahme der transienten Ströme bei Signalwegentladung und -aufladung. Diese Ströme können Bodenprall auf Boardebene verursachen, ein momentaner Anstieg/Rückgang der Erdspannung/Vcc. Large transient currents from non-ideal power supplies can cause a momentary drop in Vcc (Vcc dip or dip). Einige gute Board Design Regeln sind unten angegeben, um die Auswirkungen dieser simultanen Übergangsgeräusche zu reduzieren. Unbenutzte I einrichten/O-Pins als Ausgänge und treiben sie niedrig an, um Ground Bounce zu reduzieren. Minimieren Sie die Anzahl der gleichzeitigen Übergangsausgangspins und verteilen Sie diese gleichmäßig im FPGA I/O Abschnitt. Wenn keine hohe Kantenrate erforderlich ist, Verwendung einer niedrigen Schwenkrate am FPGA-Ausgang. Platzieren Sie Vcc zwischen den Bodenebenen der Mehrschichtplatine, um die Auswirkungen von Hochgeschwindigkeitsspuren auf jeder Ebene zu beseitigen. Indem alle Leiterplattenschichten Vcc und Masse zugewiesen werden, sind diese Ebenen resistiv und induktiv, Bereitstellung einer niedrigen Induktivitätsquelle mit geringerer Kapazität und Rauschen, und Rückgabe von Logiksignalen auf Signalschichten neben diesen Ebenen.

Vorbetonung, equalization
The high-speed transceiver capabilities of FPGAs make them efficient programmable system-on-a-chip components, Sie stellen aber auch einzigartige Herausforderungen für Boarddesigner dar. Ein zentrales Thema, insbesondere im Zusammenhang mit Layout, ist der frequenzabhängige Übertragungsverlust, hauptsächlich verursacht durch den Hauteffekt und dielektrische Verluste. When high-frequency signals are transmitted on conductor surfaces (such as Leiterplatte traces), Der Hauteffekt tritt aufgrund der Selbstinduktivität der Drähte auf. Dieser Effekt reduziert die effektive Leitungsfläche des Drahtes, Abschwächung der hochfrequenten Komponenten des Signals. Dielektrische Verluste werden durch die kapazitive Wirkung des dielektrischen Materials zwischen den Schichten verursacht. Der Hauteffekt ist proportional zur Quadratwurzel der Frequenz, während der dielektrische Verlust proportional zur Frequenz ist; deshalb, Der dielektrische Verlust ist der dominante Verlustmechanismus für die Hochfrequenzsignaldämpfung. Je höher die Datenrate, je schwerer die Hautwirkung und der dielektrische Verlust. Die Reduzierung des Signalpegels auf der Verbindung ist für ein 1Gbps-System akzeptabel, aber inakzeptabel für ein 6Gbps-System. Allerdings, Die heutigen Transceiver verfügen über Sendervorbetonung und Empfängerausgleich, um hochfrequente Kanalverzerrungen auszugleichen. Sie verbessern auch die Signalintegrität und erleichtern die Beschränkungen der Leiterbahnlänge. Diese Signalkonditionierungstechniken verlängern die Lebensdauer von Standard-FR-4-Materialien und unterstützen höhere Datenraten. Aufgrund der Signaldämpfung in FR-4 Material, Die zulässige Spurlänge ist bei Betrieb mit 6 auf wenige Zoll begrenzt.375Gbps. Und Vorbetonung und Ausgleich können es auf mehr als 40 Zoll verlängern. Programmierbare Vorbetonung und Equalization sind in einige leistungsstarke FPGAs integriert, wie Stratix II GX Geräte, die Verwendung von FR-4 Materialien ermöglichen und Layoutbeschränkungen wie Spurenlängen lockern, Reduzierung der Leiterplattenkosten. Die Vorbetonungsfunktion kann die hochfrequenten Komponenten des Signals effektiv verstärken. The 4-tap pre-emphasis circuit in Stratix II GX reduces signal component scatter (spatial spread from one bit to another). Die Pre-Employment Schaltung bietet 500% Pre-Employment Schaltung, und jeder Tap kann je nach Datenrate auf 16-Stufen optimiert werden, Spurlänge und Verbindungsmerkmale. Zusätzlich zur Eingangsverstärkungsstufe, Das Gerät ermöglicht dem Board Designer, einen Ausgleich von 17dB zu haben, Verwendung einer der 16-Equalizer-Stufen, um Platinenverluste zu überwinden. Equalization und Pre-Emphasion können in Konzertumgebungen eingesetzt werden oder um spezifische Links individuell zu optimieren. Designer können die Vorbetonungs- und Equalizationsstufen in Stratix II GX FPGAs ändern, während das System läuft, oder während der Kartenkonfiguration, nachdem sie in eine Backplane oder ein anderes Chassis gesteckt wurde. Dies gibt dem Systemdesigner die Flexibilität, die Vor- und Ausgleichsstufen automatisch auf vorgegebene Werte einzustellen. Alternativ, Diese Werte können dynamisch bestimmt werden, basierend auf welchem Slot das Board in das Chassis oder die Backplane gesteckt wird.

EMI issues and debugging
EMI caused by a printed circuit board is directly proportional to the change in current or voltage over time, und die Serieninduktivität der Schaltung. Effizientes Leiterplattendesign hat das Potenzial, EMI zu minimieren, aber nicht unbedingt vollständig beseitigen. Beseitigung von "Eindringlingen" oder "heißen" Signalen, und Senden von Signalen mit korrektem Bezug auf die Bodenebene, trägt auch zur Verringerung der EMI bei. , Der Einsatz von auf dem heutigen Markt üblichen Oberflächenbauteilen ist auch ein Weg, EMI zu reduzieren. Es ist zunehmend schwieriger geworden, komplexe Hochgeschwindigkeits-Debugging und Tests durchzuführen Leiterplatte Entwürfe, weil einige traditionelle Board Debug Methoden, wie Prüfsonden und "Bed-of-Nails"-Tester, kann für diese Designs nicht funktionieren . Dieses neue Hochgeschwindigkeitsdesign kann die Vorteile von JTAG-Testwerkzeugen mit systeminterner Programmierung und integrierten Selbsttest-Funktionen nutzen, die FPGAs möglicherweise haben. Designers should use the same guidelines to set the JTAG test clock input (TCK) signal as the system clock. Darüber hinaus, Es ist wichtig, die JTAG-Scan-Kettenspurenlänge zwischen dem Testdatenausgang eines Gerätes und der Testdateneingabe eines anderen Gerätes auf ein Minimum zu beschränken. Erfolgreiches Design mit eingebetteten High-Speed FPGAs erfordert umfangreiche High-Speed Board Design Praxis, sowie ein solides Verständnis von FPGA-Funktionen wie Pinout, Plattenmaterial und Stapeln, Board Layout, und Terminierungsmodi. Wichtig ist auch die korrekte Verwendung von Pre-Betonung und Equalization des eingebauten Transceivers. Die oben genannten Punkte kombinieren sich, um ein zuverlässiges Design mit stabiler Herstellbarkeit zu erreichen. Sorgfältige Berücksichtigung all dieser Faktoren, kombiniert mit der richtigen Simulation und Analyse, kann die Wahrscheinlichkeit von Überraschungen in Leiterplatte Prototypen und helfen, den Stress von Board-Entwicklungsprojekten zu reduzieren.