Präzisions-Leiterplattenherstellung, Hochfrequenz-Leiterplatten, mehrschichtige Leiterplatten und Leiterplattenbestückung.
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Synchrone Schaltrauschanalyse von FPGA auf Leiterplatte
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Synchrone Schaltrauschanalyse von FPGA auf Leiterplatte

2022-04-26
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Author:pcb

An Leiterplatte,zur simultanen Schaltrauschanalyse von FPGAs, Die heutige CMOS-Technologie ermöglicht es einem einzelnen FPGA-Gerät, mehrere I zu haben/O-Schnittstellen. In der Zwischenzeit, in den letzten Jahren, Niedriger Stromverbrauch hat begonnen, zum Mainstream-Konzept der Hochgeschwindigkeits-I zu werden/O-Schnittstellen. Eine effektive Möglichkeit, den Stromverbrauch zu reduzieren, ist die Verringerung der Spannung, und die Spannungsreduktion führt zu einer geringeren Rauschgrenze, die durch die I/O Schnittstelle. Daher, it is imperative for FPGA users to quantify system-Ebene synchronous switching noise (SSN) in the context of chips, Pakete, und Leiterplatten. Dieser Artikel bietet eine systematische Einführung in SSN, Fokussierung auf SSN verursacht durch FPGA Output Puffering. This noise is commonly referred to as synchronous switching output noise (SSO) and is distinct from SSN due to input buffering. Dieser Beitrag stellt die Ursachen von SSO auf Systemebene vor und schlägt eine hierarchische SSO-Modellierungsmethode auf Systemebene vor. Es wird auch erklärt, wie das SSO-Modell mit Frequenz- und Zeitbereichsmessungen korreliert werden kann, und präsentiert mehrere Leiterplatte Entwurfsmethoden zur Verringerung der SSO.

Leiterplatte

The formation mechanism of system-level SSO
A Leiterplatte mit einem FPGA ist ein komplexes System, das in einen Waferabschnitt unterteilt werden kann, der aktive Schaltkreise enthält, Paketabschnitt mit eingebetteten Passiven, die Traces unterstützen, und ein Leiterplattenabschnitt, der Verbindungen für den FPGA nach außen ermöglicht . In solchen Systemen, Es ist schwierig, die Geräuscheigenschaften im Inneren des Chips zu verstehen. Daher, Es ist wertvoll, den SSO am nahen und fernen Ende der Leiterplatten-Leiterbahnen zu quantifizieren, die mit dem FPGA verbunden sind. There are two main factors that cause SSO: the impedance of the power distribution network (PDN) and the mutual inductive coupling between switch I/O. Aus Systemsicht, ein PDN enthält Wafer-Level, Paketebene, Komponenten auf Platinenebene, die gemeinsam CMOS-Schaltungen versorgen. Wenn eine bestimmte Anzahl von CMOS-Ausgangstreiberschaltungen gleichzeitig eingeschaltet werden, Ein großer Strom fließt sofort in die induktiven Schaltungselemente des PDN, resultierend in einem Delta-I Spannungsabfall. Verbundstrukturen erzeugen parasitäre Induktivitäten, z. B. Power-Lötkugeln auf Kugelgitter-Array-Paketen und Power-Vias in Leiterplatte. Dieser schnell wechselnde Strom regt auch radiale elektromagnetische Wellen zwischen der Leistung an./Grundebenenpaar, die von den ebenen Kanten des Leiterplatte, Resonanz zwischen der Kraft/Bodenflugzeuge, Spannungsschwankungen verursachen.

Eine weitere wichtige Ursache für SSO ist die gegenseitige induktive Kopplung, insbesondere um den Rand des Chippakets/Leiterplatte. Die Lötkugeln auf dem Chip BGA-Gehäuse und die Durchkontaktierungen auf der Leiterplatte gehören zur dicht gekoppelten Mehrleiterstruktur. Jedes I/O Lötkugel und ihre entsprechenden Leiterplatte Über eine geschlossene Schleife mit der Erdlötkugel bilden und über die Erdung. Wenn der Zustand des Vielfachen I/O-Ports wechseln gleichzeitig, vorübergehend I/O-Ströme fließen durch diese Signalschleifen. Dieses vergängliche Ich/O-Strom wiederum erzeugt ein zeitveränderndes Magnetfeld, das in benachbarte Signalschleifen eindringt und Spannungsrauschen induziert.
Ein SSO-Modell sollte in der Lage sein, den grundlegenden Formationsmechanismus von SSO widerzuspiegeln. Abbildung 1 zeigt ein geschichtetes Modell zur Vorhersage von SSO in einer Leiterplatte. Auf dem Wafer, Was benötigt wird, ist ein Ausgangspuffermodell, das die Stromverteilung auf Strom- und Signalleitungen mit begrenzter Komplexität ermöglicht. In Kapselung, der Einfachheit halber, Das PDN-Modell und das Signalkopplungsmodell können separat mit Hilfe von Modellierungswerkzeugen ermittelt werden, Die Interaktion zwischen dem PDN und dem Signalkopplungsmodell sollte jedoch sorgfältig geprüft werden. Diese beiden Modelle fungieren als Brücke, Anschluss des Ausgangspuffermodells auf der Bumpseite des Chippakets und LeiterplatteModell auf Ebene der Lötkugel. Das PDN-Modell einer Leiterplatte enthält normalerweise Strom/Bodenflugzeuge und Schüttgut/Entkopplung von Kondensatoren, Während das Signalkopplungsmodell einer Leiterplatte eine Reihe von dicht gekoppelten Durchkontaktierungen und lose gekoppelten Signalspuren auf verschiedenen Signalschichten enthält . Der Wechselwirkungseffekt dieser beiden LeiterplatteModelle auf Ebene der Leiterplatte über Array, Und von hier aus bringt das induktive Übersprechen Rauschen in das PDN-Modell, und das Delta-I Geräusch wiederum degradiert das I/O-Signalqualität. Dieser hierarchische Modellierungsansatz hält die Simulationsgenauigkeit angemessen aufrecht und verbessert gleichzeitig die Recheneffizienz für solche komplexen Systeme.

Im Folgenden, für die Leiterplatten ausgestattet mit FPGA, Zwei grundlegende Designmethoden zur Reduzierung von SSO basierend auf dem SSO-Generierungsmechanismus werden vorgestellt.
1. Design method to reduce inductive coupling
The simulation results show that the inductive coupling at the chip package/PCB-Schnittstelle ist der Schuldige, der Hochfrequenzspitzen in der SSO-Wellenform verursacht. Eine Signalschleife mit einer Größe von t ïd besteht aus einem Signaldurchgang und einem Erdungsdurchgang. Die Größe dieser Schleife gibt die Stärke der induktiven Kupplung an. Je größer die Fläche des I/O Störschleife, Je einfacher es für das erzeugte Magnetfeld ist, in die angrenzende Störschleife einzudringen. Je größer die Fläche des gestörten I/O-Signalschleife, Je leichter es ist, von anderen gestört zu werden/O-Schleifen. Daher, um Übersprechen und Parameter t zu reduzieren, Es sollte auf die Verwendung von Verdünnungsmitteln geachtet werden. Leiterplattes im Design, und der Schlüssel I/O auf der Leiterplatte sollte aus der flacheren Signalschicht gezogen werden. Zur gleichen Zeit, Designer können Übersprechen reduzieren, indem sie den Abstand zwischen I verkürzen/O-Durchgänge und Bodendurchgänge. Der Designer hat speziell ein Paar I verbunden/O-Pads zur Masseebene und VCCIO-Ebene, um den Signalschleifenbereich entsprechend den gestörten Pins und den gestörten Pins zu reduzieren. In Bank1, Pin AF30 ist der gestörte Pin. Im FPGA-Design, die sechs Stifte W24, W29, AC25, AC32, AE31 und AH31 sind so programmiert, dass sie auf Logik "0" eingestellt werden, und sie sind mit der Erdungsebene des Leiterplatte durch Vias. Die fünf Pins U28, AA24, AA26, AE28 und AE30 werden durch Programmierung auf Logik "1" gesetzt und mit der VCCIO-Ebene des Leiterplatte. Das andere 68 I/O-Ports durchlaufen Zustandsübergänge zur gleichen Zeit bei 10MHz, so sind sie die Pins, die Interferenzen erzeugen. Zum Vergleich, das I/O W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28 und AE30 sind nicht so programmiert, dass sie gemahlen oder VCCIO-Pins in Bank2 sind, aber sie bleiben leer, und der andere 68 Jeder I/O ist immer noch gleichzeitig ein- und ausgeschaltet. Experimentelle Tests zeigen, dass der Bodenprall auf AF30 in Bank1 im Vergleich zu G30 in Bank 2 um 17% reduziert wurde, und der Power Sag wurde auch um 13%reduziert. Simulationsergebnisse bestätigen auch diese Verbesserung. Da das Vorhandensein von programmierbaren Massepunkten den Abstand d zwischen der Störschleife und der Störschleife verkürzt, die Verringerung der SSO wird erwartet, wie in Abbildung 2 gezeigt. Allerdings, Die Verbesserung ist begrenzt, da der Signalschleifenbereich im Chippaket nicht reduziert werden kann.

2. Reduce PDN impedance through reasonable Design
The impedance between VCCIO and ground pins at the interface on the PCB is an important criterion for evaluating the PDN performance of an FPGA chip. Diese Eingangsimpedanz kann durch effektive Entkopplungsstrategien und die Verwendung dünnerer Leistung reduziert werden/Grundebenenpaare. Allerdings, Eine effektive Methode besteht darin, die Länge der Leistungsdurchgänge zu verkürzen, die die VCCIO-Lötkugeln mit der VCCIO-Ebene verbinden.. Auch, Verkürzung der Leistung über reduziert auch die Schleife, die sie mit dem angrenzenden Boden bildet über, die Schleife weniger anfällig für störende I/Änderungen des O-Schleifenstatus. Daher, Das Design sollte die VCCIO-Ebene näher an der obersten Schicht der Leiterplatte anordnen.


Dieser Artikel bietet eine umfassende Analyse simultaner Schaltrauschsimulationen auf einem Leiterplatte mit einem FPGA. Die Analyseergebnisse zeigen, dass das Übersprechen an der Schnittstelle zwischen dem Gehäuse und der Leiterplatte und die PDN-Impedanzverteilung auf dem Gehäuse und der Leiterplatte zwei wichtige Ursachen für SSO sind. Korrelationsmodelle können verwendet werden, um zu helfen Leiterplatte Designer reduzieren SSO und erreichen bessere Ergebnisse Leiterplatte design. Mehrere Methoden zur Reduzierung von SSO werden ebenfalls in dem Papier vorgestellt. Unter ihnen, rationale Zuordnung der Signalschichten und volle Nutzung der programmierbaren Masse/Leistungspins können helfen, induktives Übersprechen am Leiterplatte level, und Anordnung von VCCIO in einer flachen Position in der Leiterplatte Stackup kann PDN Impedanz auch reduzieren.