PCB-Technologie - Leiterplattenhersteller erklären Ihnen die Durchkontaktierungen von Leiterplatten

1. The basic concept of vias

Via is one of the important components of Mehrschichtige Leiterplatte. Die Kosten der Bohrungen machen normalerweise 30% bis 40% des Leiterplattenherstellung Kosten. Einfach ausgedrückt, Jedes Loch auf der Leiterplatte kann ein via aufgerufen werden. Aus der Sicht der Funktion, Durchkontaktierungen können in zwei Kategorien unterteilt werden: eine wird für elektrische Verbindungen zwischen Schichten verwendet; das andere dient zur Befestigung oder Positionierung von Vorrichtungen. Prozessbezogen, Diese Vias sind im Allgemeinen in drei Kategorien unterteilt, nämlich blinde Durchkontaktierungen, vergrabene Durchkontaktierungen und Durchkontaktierungen. Blind Vias befinden sich auf der Ober- und Unterseite der Leiterplatte und haben eine bestimmte Tiefe. Sie werden verwendet, um die Oberflächenlinie und die darunterliegende innere Linie zu verbinden. The depth of the Loch usually does not exceed a certain ratio (aperture). Begrabenes Loch bezieht sich auf das Verbindungsloch in der inneren Schicht der Leiterplatte, die sich nicht auf die Oberfläche der Leiterplatten.

Die oben genannten beiden Arten von Bohrungen befinden sich beide in der inneren Schicht der Leiterplatte, und der Durchgangslochformungsprozess wird vor der Laminierung verwendet, und mehrere innere Schichten können während der Bildung des Durchgangslochs überlappt werden. Der dritte Typ wird ein Durchgangsloch genannt, das die gesamte Leiterplatte durchdringt und zur internen Verschaltung oder als Positionierloch für die Bauteilmontage verwendet werden kann. Weil das Durchgangsloch einfacher im Prozess zu implementieren ist und die Kosten niedriger sind, die meisten gedruckten Leiterplatten Verwenden Sie es anstelle der anderen beiden Arten von Durchgangslöchern. Die folgenden Durchgangslöcher, sofern nicht anders angegeben, als Durchgangsbohrungen gelten.

Aus gestalterischer Sicht, a via besteht hauptsächlich aus zwei Teilen, eins ist das Bohrloch in der Mitte, und der andere ist der Pad Bereich um den Bohrer. Die Größe dieser beiden Teile bestimmt die Größe der. . Offensichtlich, in Hochgeschwindigkeit, LeiterplattenDesign mit hoher Dichte, Designer hoffen immer, dass je kleiner das Durchgangsloch ist, die bessere, so dass mehr Verdrahtungsraum auf der Platine gelassen werden kann. Darüber hinaus, je kleiner das Durchgangsloch, die parasitäre Kapazität der eigenen. Je kleiner es ist, je besser es für Hochgeschwindigkeitsstrecken geeignet ist.

Allerdings, die Verringerung der Lochgröße führt auch zu einer Erhöhung der Kosten, und die Größe der Durchkontaktierungen kann nicht unbegrenzt reduziert werden. Sie wird durch Prozesstechnologien wie Bohren und Beschichten eingeschränkt: Je kleiner das Loch ist, Je mehr Bohrungen Je schwieriger der Bohrprozess, je länger es dauert, und je einfacher es ist, von der Mittelposition abzuweichen; und wenn die Tiefe des Lochs 6-mal den Durchmesser des gebohrten Lochs übersteigt, Es ist unmöglich sicherzustellen, dass die Lochwand gleichmäßig mit Kupfer beschichtet werden kann. Zum Beispiel, the thickness (through hole depth) of a normal 6-layer Leiterplatten ist etwa 50Mil, so der minimale Bohrlochdurchmesser, der allgemein Leiterplatten Hersteller können liefern können nur 8Mil erreichen.

2. Parasitic capacitance of via

The hole itself has parasitic capacitance to the ground. Wenn bekannt ist, dass der Durchmesser des Isolationslochs auf der Bodenschicht des Durchgangs D2 ist, der Durchmesser des Durchgangspads ist D1, Die Dicke der Leiterplatte ist T, und die dielektrische Konstante des Plattensubstrats ist ε, The parasitic capacitance of the via is similar to:

C=1.41εTD1/(D2-D1)

The main effect of the parasitic capacitance of the vias on the circuit is to extend the rise time of the signal and reduce the speed of the circuit. Zum Beispiel, für eine Leiterplatte mit einer Dicke von 50Mil, wenn ein Durchgang mit einem Innendurchmesser von 10Mil und einem Paddurchmesser von 20Mil verwendet wird, und der Abstand zwischen dem Pad und dem Boden Kupferbereich ist 32Mil, Die parasitäre Kapazität ist ungefähr: C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF, Die Anstiegszeit, die durch diesen Teil der Kapazität verursacht wird, ist: T10-90=2.2C(Z0/2)=2.2 x0.517x(55/2)=31.28ps. Aus diesen Werten ist ersichtlich, dass der Effekt der Anstiegsverzögerung, die durch die parasitäre Kapazität eines einzelnen Durchgangs verursacht wird, nicht offensichtlich ist., wenn das Via mehrfach in der Trace verwendet wird, um zwischen Ebenen zu wechseln, der Designer sollte immer noch sorgfältig überlegen.

drei. Parasitic inductance of vias

Similarly, Es gibt parasitäre Induktivitäten zusammen mit der parasitären Kapazität der Vias. Bei der Gestaltung von digitalen Hochgeschwindigkeitsschaltungen, Die parasitäre Induktivität der Vias verursacht oft mehr Schaden als die parasitäre Kapazität. Seine parasitäre Reiheninduktivität schwächt den Beitrag des Bypass-Kondensators und schwächt die Filterwirkung des gesamten Stromsystems. We can simply calculate the parasitic inductance of a via with the following formula:

L=5.08h[ln(4h/d)+1]

where L refers to the inductance of the via, h ist die Länge des Durchgangs, und d ist der Durchmesser des Mittellochs. Aus der Formel ist ersichtlich, dass der Durchmesser des Durchgangs einen geringen Einfluss auf die Induktivität hat, und die Länge des Durchgangs hat den größten Einfluss auf die Induktivität. Verwenden Sie weiterhin das obige Beispiel, Die Induktivität des Durchgangs kann wie folgt berechnet werden: L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH. Wenn die Anstiegszeit des Signals 1ns ist, dann ist seine äquivalente Impedanz: XL=πL/T10-90=3.19Ω. Diese Impedanz kann nicht mehr ignoriert werden, wenn hochfrequente Ströme passieren. Besonderes Augenmerk sollte darauf gelegt werden, dass der Bypass-Kondensator beim Anschluss der Leistungsebene und der Masseebene zwei Durchgänge durchlaufen muss, so dass die parasitäre Induktivität der Vias exponentiell zunimmt.

Vier. Via Design in Hochgeschwindigkeits-PCB

Durch die obige Analyse der parasitären Eigenschaften von Vias, das sehen wir in High-Speed PCB Design, Scheinbar einfache Vias bringen oft große negative Auswirkungen auf die Leiterplatten design. Um die negativen Auswirkungen der parasitären Effekte der Vias zu reduzieren, the following can be done in the design:

1. Sowohl Kosten als auch Signalqualität berücksichtigen, Wählen Sie eine angemessene Größe über Größe. Zum Beispiel, für das 6-10 Layer Memory Modul PCB Design, es ist besser, 10 zu verwenden/20Mil (drilled/pad) vias. Für einige kleine Platten mit hoher Dichte, Sie können auch versuchen, 8 zu verwenden/18Mil. hole. Unter aktuellen technischen Bedingungen, Es ist schwierig, kleinere Vias zu verwenden. Für Strom- oder Masseverbindungen, Sie können eine größere Größe zur Reduzierung der Impedanz in Betracht ziehen.