Fabrication de PCB de précision, PCB haute fréquence, PCB haute vitesse, PCB standard, PCB multicouches et assemblage de PCB.
L'usine de services personnalisés PCB & PCBA la plus fiable.
Substrat De Boîtier IC
Quel est le processus spécifique de conception des puces IC?
Substrat De Boîtier IC
Quel est le processus spécifique de conception des puces IC?

Quel est le processus spécifique de conception des puces IC?

2021-08-10
View:373
Author:T.Kim

IC Chip Design Process

IC Chip design is divided into front-end design and back-end design, front-end design (also known as logical design) and back-end design (also known as physical design) is not unified strict boundaries, La conception liée au processus est la conception de l'arrière - plan..

Schéma de conception de la puce




IC Chip design front-end design

1. Établissement des spécifications

La spécification de la puce, comme la liste des fonctions, est une exigence que le client présente à la société de conception de la puce (appelée usine sans Wafers), y compris les exigences fonctionnelles et de performance spécifiques auxquelles la puce doit satisfaire.

2. Conception détaillée

Fabless propose la solution de conception et l'architecture de mise en œuvre selon les spécifications du client, et divise la fonction du module.

3. Codage HDL

The use of hardware description language (VHDL, Verilog HDL, industry companies are generally used in the latter) module functions to describe the code to achieve, Oui., the actual hardware circuit functions are described by HDL language, the formation of RTL (register transfer level) code.

4. Vérification de la simulation

La vérification par simulation vise à vérifier l'exactitude de la conception du codage. La norme de vérification est la spécification établie à la première étape. Vérifier que la conception satisfait exactement à toutes les exigences de la spécification. La spécification est la norme d'or pour une conception correcte et toute non - conformité doit être redessinée et codée. La vérification de la conception et de la simulation est un processus itératif jusqu'à ce que les résultats de la vérification montrent une conformité complète aux spécifications. Venture Capital in synopsys and NC verilog in cadence.

5. Synthèse logique - compilateur de conception

Les résultats de la simulation ont été vérifiés et la Synthèse logique a été effectuée. Le résultat de la Synthèse logique est de convertir le Code HDL en une table réseau. L'intégration exige des contraintes que vous voulez que les circuits intégrés répondent en termes de surface, de synchronisation, etc. La Synthèse logique doit être basée sur une bibliothèque de synthèse spécifique. Dans différentes bibliothèques, les paramètres de surface et de synchronisation des cellules standard de base du circuit de porte sont différents. Par conséquent, le choix d'une bibliothèque complète est différent, et les circuits intégrés sont différents dans le temps et la zone. En général, une fois la synthèse terminée, la validation de la simulation doit être effectuée à nouveau (également appelée post - simulation, la dernière étant appelée pré - simulation). Concevoir un compilateur pour l'outil de synthèse logique synopsys.

6. Star

Analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA) : analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA): analyse de séries chronologiques statiques (STA) Il s'agit d'une connaissance de base des circuits numériques. Un registre a ces deux conflits de séries chronologiques, ne peut pas échantillonner correctement les données et les données de sortie, de sorte que la fonction de puce numérique basée sur le registre peut être problématique.

L'outil STA est aux heures de grande écoute de synopsys.

7. Vérification formelle

This is also a validation category, which verifies the synthesized netlist functionally (STA is timing). The commonly used method is equivalence check. Basé sur la conception HDL après vérification fonctionnelle, the comprehensive netlist function is compared to determine whether they are functionally equivalent. Ceci est fait pour s'assurer qu'il n'y a pas de changement dans la fonction de circuit initialement décrite dans HDL pendant le processus de synthèse logique.

L'étiquette est un outil de synopsis.

Le processus de conception frontale est temporairement écrit ici. In terms of design, Le résultat de la conception de l'extrémité avant est d'obtenir la table de grille de porte Conception de circuits intégrés.



IC Chip design back-end design

1. DFT

Conception des essais. Chips often have built-in test circuits, La conception du DFT tient compte des essais futurs. A common approach to DFT is to insert a scan chain into the design to turn a non-scan unit (such as a register) into a scan unit. Certains livres contiennent des informations détaillées sur DFT, so it is easy to understand it by comparing pictures.

Compilateur DFT pour l'outil DFT Synopsys

2. FloorPlan

La planification de la mise en page consiste à placer le module macro - unit é de la puce et à déterminer la disposition générale de divers circuits fonctionnels, tels que le module IP, la RAM, les broches d'E / s, etc. La planification de la disposition aura une incidence directe sur la surface finale de la puce.

L'outil est Astro de Synopsys

3. CTS

Synthèse de l'arbre d'horloge, simply put, L'horloge tourne?. Due to the global command function of the clock signal in the digital chip, La distribution doit être symétrique par Unit é de registre., so that the clock from the same clock source to each register, Différence minimale de retard de l'horloge. This is why clock signals need to be wired separately.

Outils CTS, compilateur physique Synopsys

4. Emplacement et itinéraire

Le câblage ici est un câblage de signal normal, including wiring between various standard units (basic logic gates). Par exemple:, we usually hear 0.Méthode 13um, or 90nm process, Est en fait la largeur minimale du fil, which is the channel length of the MOS tube from the micro point of view.

Résumé des outils astronomiques

5. Extraction des paramètres parasitaires

En raison de la résistance du fil lui - même, mutual inductance between adjacent wires, La capacité de couplage à l'intérieur de la puce produit du bruit de signal, Voix de phase et réflexion. These effects can cause signal integrity problems, Provoque des fluctuations et des variations de la tension du signal, and if severe, Erreur de distorsion du signal. It is very important to analyze the signal integrity problem by extracting parasitic parameters and verifying again.

Outils synopsis Star rcxt

6. Vérifier la disposition physique

Vérifier la fonctionnalité et le calendrier de la disposition physique du câblage complet, verification of many items, such as LVS (Layout Vs Schematic) verification, in short, is the Layout and logical synthesis of the gate level circuit diagram comparison verification; DRC (Design Rule Checking) : Design Rule Checking, check the line spacing, La largeur de la ligne de production doit satisfaire aux exigences du procédé., ERC (Electrical Rule Checking) : Electrical Rule Checking, Vérifier les violations électriques telles que les courts - circuits et les circuits ouverts; Attendez un peu!.

Outils pour synopsis Hercules

Au fur et à mesure que le processus de fabrication s'améliore, les processus d'arrière - plan réels comprennent également l'analyse de la consommation d'énergie des circuits et les questions de DFM (conception de la fabrication), qui ne seront pas abordées ici.

La vérification de la disposition physique est l'achèvement de toute la phase de conception de la puce, and the following is the chip manufacturing. La disposition physique est fournie à la fonderie en tant que document GDS II, or Foundry, Fabrication de circuits réels sur plaquettes de silicium, packages them and tests them, Tu as la vraie puce que tu as vue..


Documentation du processus Conception des puces

Les documents de la Bibliothèque de processus sont nécessaires dans les liens de conception importants de la conception des puces, tels que la synthèse et l'analyse des séries chronologiques, le dessin de la disposition, etc. Cependant, les gens manquent souvent de compréhension des documents de processus, de sorte qu'il est difficile d'apprendre par eux - mêmes une certaine connaissance de la conception des puces. Par exemple, l'apprentissage de la mise en page n'est qu'un projet sur papier et n'a pas de fichier de bibliothèque d'organigramme. Cet article présente principalement les connaissances pertinentes de la base de processus.

Les documents de processus sont fournis par les fabricants de puces, il est donc nécessaire d'avoir une compréhension générale des fabricants de puces au pays et à l'étranger. Il existe de grands fabricants internationaux de semi - conducteurs tels que TSMC, Intel et Samsung. En Chine, il existe principalement des sociétés telles que China core international, China Resources Shanghai et Shenzhen Founder. Ces entreprises fournissent les documents pertinents de la base de processus, à condition qu'ils soient obtenus en collaboration avec ces entreprises et qu'ils soient confidentiels.

The complete process library file is mainly composed of:

1, Bibliothèque de processus de simulation, mainly support the two software spectre and hSPICE, Suffixe SCS - Wraith, lib -- hSPICE use.

La version analogique du fichier Map Library est principalement utilisée dans le logiciel de dessin de carte de cadence avec les suffixes TF et drf.

3. Digital comprehensive library, Comprend principalement une bibliothèque de séries chronologiques, Éléments de base de la table Web et autres documents de bibliothèque connexes nécessaires à une analyse complète et chronologique. Principalement utilisé pour la synthèse de logiciels DC et l'analyse de séries chronologiques de logiciels PT.

4. La Bibliothèque de cartes numériques est principalement utilisée pour la mise en page automatique et le câblage du logiciel de conférence de la chambre. Bien sûr, les outils de mise en page automatique et de câblage utiliseront également la Bibliothèque de synchronisation et les fichiers de contrainte intégrés.

5. Map Verification Library, mainly DRC, LVS Check. Certains supportent calibre, d'autres Dracula, Diva et d'autres outils de cartographie. Chaque fichier de bibliothèque a un document de description PDF correspondant.

La conception inverse utilisera les fichiers de la Bibliothèque de processus 1, 2, 5, 3 et 4 et ne les utilisera pas. La conception vers l'avant (conception vers l'avant commençant par le Code) nécessite tous les fichiers. Étant donné que les documents de processus jouent un rôle très important dans la conception des puces, chaque lien utilise la conception clé, plus sa confidentialité, il est difficile de trouver des documents de processus complets sur le Réseau pour l'apprentissage personnel. Il existe une bibliothèque de processus eetop de cadence ouverte pour l'apprentissage personnel qui peut faciliter L'apprentissage, mais il semble également incomplet.




Synthèse de la conception des puces

Qu'est - ce que la synthèse? La synthèse est le processus de conversion / cartographie du Code verilog de niveau RTL en un circuit représenté par une unit é de porte de base à l'aide d'un outil de compilateur de conception. Les unités de porte de base sont et non - portes ou et non - portes, registres, etc., mais ces unités de porte ont été transformées en une bibliothèque d'unités standard que nous pouvons appeler directement avec le logiciel sans avoir à appeler les unités de porte pour construire le circuit. En termes simples, la tâche de concevoir le logiciel de compilateur est de convertir le Code en circuit réel, mais il ne s'agit pas seulement de convertir, mais d'optimiser le circuit et les contraintes de synchronisation pour qu'ils répondent aux exigences de performance que nous avons définies. Comme nous l'avons mentionné précédemment, le logiciel est axé sur les contraintes, d'où viennent les contraintes? La réponse est, les spécifications de conception. Chaque projet de conception de puces a une spécification de projet qui est élaborée à l'étape de la planification globale (voir ci - dessus) au début de la conception de puces. Au cours du processus d'intégration, les contraintes spécifiques doivent être soigneusement examinées. Processus général de synthèse:

1. Procédé de pré - synthèse;

2. Processus d'application des contraintes de conception;

3. Processus intégré de conception;

4. Processus de post - synthèse.

PS, une condition préalable à l'utilisation d'un logiciel de compilateur de conception est d'apprendre à utiliser des scripts TCL DC.

Processus de pré - synthèse. Cette section comprend principalement la préparation des fichiers de la Bibliothèque (y compris la Bibliothèque de processus, la Bibliothèque de liens, la Bibliothèque de symboles et la Bibliothèque de synthèse), la conception des fichiers d'entrée et la définition des paramètres environnementaux.

Impose design constraints on the process. Cette section traite principalement de l'utilisation du script DC TCL pour écrire des fichiers de contrainte. Specific constraint items can be divided into three categories:

A, Contraintes de surface, Définir l'horloge, constrain input/Chemin de sortie;

(propriétés environnementales), entraînement d'entrée de contrainte, charge de sortie de contrainte, réglage des conditions de fonctionnement (meilleur, typique, pire cas) et réglage du modèle de charge de ligne;

C. ((contrainte d'horloge avancée)), the clock jitter, Compensation, clock source delay, Synchroniser plusieurs horloges, asynchronous clock, Chemin multicyclique, these categories of detailed constraints.

C'est tout.. A detailed TCL script constraint file contains almost all of the above constraints. Il y a une contrainte derrière le modèle.

Design the integrated process. It mainly introduces the circuit module Design planning (for better constraint), the process of Design Compiler comprehensive optimization (three optimization stages, Hiérarchie structurelle, logic level, gate level), Processus spécifiques d'analyse des séries chronologiques et autres détails du processus de synthèse.

Post synthesis process. Comment voyez - vous les résultats de la synthèse? How do you resolve the timing violations? C'est tout le processus de post - synthèse.. After the synthesis, Adoption de l'analyse du rapport de synthèse, we can know how the circuit synthesis result, Selon les exigences non conformes, re constraint, Et même redessiner les circuits. Il s'agit notamment d'une prévision globale à ce stade., because when writing comprehensive constraint of the script, Vous devez déterminer les contraintes, the specification is generally not able to involve so details section, Il est donc nécessaire d'effectuer une prévision complète en fonction du circuit réel., after this step is in the code, Essais simultanés, to roughly estimate the circuit is in line with the requirements, Dans ce cas,, the pre-synthesis process is the same as the formal synthesis, Mais les exigences sont beaucoup plus souples. The timing violation requirement is about 10%-15%, C'est - à - dire, it does not matter if 10%-15% of the circuit does not meet the timing.



conclusion(IPCB. Format commun de noms de domaine)

The process of chip design is very complex, this article is also a simple chip design process comb again, the complex will not repeat.