Fabrication de PCB de précision, PCB haute fréquence, PCB haute vitesse, PCB standard, PCB multicouches et assemblage de PCB.
L'usine de services personnalisés PCB & PCBA la plus fiable.
Blogue PCB
Conception du circuit matériel de la machine d'essai des PCB basée sur la FPGA
Blogue PCB
Conception du circuit matériel de la machine d'essai des PCB basée sur la FPGA

Conception du circuit matériel de la machine d'essai des PCB basée sur la FPGA

2022-07-19
View:111
Author:pcb

Pour augmenter la vitesse d'essai PCB board Machine d'essai, Conception simplifiée des circuits imprimés, Amélioration de la reconfigurabilité du système et de la facilité de transplantation de l'algorithme d'essai, Conception d'un système de commande matérielle basé sur un micro - ordinateur à puce unique PCB board Une machine d'essai basée sur la FPGA est proposée. Dans la conception, the field programmable gate array (FPGA) EP1K50 of Altera Corporation is selected, La conception matérielle et le débogage du système de contrôle ont été réalisés à l'aide de synplify, un outil de conception EDA., Modèle Sim, Quatus II, Et verilog Hardware Description Language, Résoudre le problème que le circuit traditionnel est difficile à réaliser. . Principes de base des essais PCB board Le testeur de lumière est la loi ohm. La méthode d'essai consiste à ajouter une certaine tension d'essai entre les points à tester., Utilisez le circuit de décodage pour sélectionner PCB board, Et obtenir la résistance correspondante entre deux points. Signal de tension, Circuit de comparaison de tension, Essai de résistance ou de continuité entre deux points. Répéter les étapes ci - dessus plusieurs fois pour tester la carte entière. En raison du grand nombre de points d'essai, Machine d'essai générale supérieure à 2048 points, Les circuits de commande d'essai sont plus complexes. La méthode de recherche et de commutation des points d'essai affecte directement la vitesse d'essai de la machine d'essai.. Cet article étudie la conception d'un système de contrôle matériel basé sur la FPGA.

PCB board

Système de contrôle du matériel

Le processus d'essai consiste à contrôler le circuit d'essai pour ouvrir différents interrupteurs d'essai sous le contrôle de l'hôte. Le système de la machine d'essai se compose des Parties suivantes: PC 104, logique de commande d'essai (mise en œuvre par FPGA) et circuit d'essai haute tension. L'ordinateur hôte remplit principalement les fonctions d'interaction homme - ordinateur, d'algorithme d'essai, de traitement des données d'essai et de sortie de contrôle. La FPGA contrôle le circuit d'essai haute tension pour compléter le processus d'essai du PCB. Le système utilise PC104 comme ordinateur hôte et FPGA comme ordinateur hôte pour contrôler l'essai par le bus PC104.

Circuit d'interface entre FPGA et PC104

Le bus PC104 est un bus de commande industrielle spécialement défini pour la commande embarquée, dont la définition du signal est essentiellement la même que celle du bus ISA. Le bus PC104 a quatre cycles de bus, c'est - à - dire un cycle de bus 8 bits, un cycle de bus 16 bits, un cycle de bus DMA et un cycle de bus de rafraîchissement. Le cycle du bus d'entrée / sortie de 16 bits est de 3 cycles d'horloge et le cycle du bus d'entrée / sortie de 8 bits est de 6 cycles d'horloge. Afin d'améliorer la vitesse de communication, le bus ISA adopte le mode de communication 16 bits, c'est - à - dire le mode I / o 16 bits. Afin de tirer pleinement parti des ressources du PC104, la FPGA est configurée en ligne après l'extension du bus système du PC104. En fonctionnement normal, la FPGA communique avec la FPGA via le bus PC104.


Interface entre la FPGA et les dispositifs série A / D et D / A

Selon les exigences de conception du système du testeur, la tension d'essai et la tension de référence à deux canaux doivent être auto - testées, c'est - à - dire qu'il y a au moins trois canaux de conversion A / D. La tension de référence des deux circuits de comparaison est sortie par D / a, de sorte que le canal D / A du système nécessite deux canaux. Afin de réduire le nombre de lignes de signal de commande A / D et D / a, les dispositifs série A / D et D / a sont sélectionnés. En combinant les performances, les prix et d'autres facteurs, l'équipement A / D sélectionné est tlc2543 et l'équipement D / A est tlv5618. Tlv5618 est un DAC de sortie de tension double 12 bits avec une entrée de référence tamponnée (Haute impédance) de TI et est contrôlé numériquement par un bus série 3 fils compatible CMOS. L'appareil prend un mot de commande de 16 bits et génère deux sorties analogiques D / a. Tlv5618 n'a qu'un seul cycle d'entrée / sortie, déterminé par l'horloge externe SCL K, qui dure 16 cycles d'horloge, écrit le mot de commande dans le registre à puce et effectue la conversion d / a une fois terminé. Le mot de commande tlv5618 read in est valide à partir du bord de descente du CS et lit les données à partir du bord de descente du sclk suivant. Après avoir lu les données de 16 bits, il entre dans le cycle de conversion jusqu'à ce que le prochain bord de descente du CS apparaisse. Tlc2543 est un convertisseur A / D à condensateur commuté de 12 bits avec commande série et 11 entrées de TI. Le convertisseur à puce a les caractéristiques de haute vitesse, haute précision et faible bruit. Le tlc2543 fonctionne en deux cycles: le cycle d'entrée / sortie et le cycle de conversion. Le cycle d'entrée / sortie est déterminé par l'horloge externe sclk et dure 8, 12 ou 16 cycles d'horloge, et deux opérations sont effectuées simultanément: 8 bits de données sont entrés dans le registre à puce en mode MSB sur le bord ascendant sclk; Sortie en mode MSB sur le bord inférieur des résultats de conversion sclk 8, 12, 16 bits. Le cycle de conversion commence par le bord de descente du sclk pendant le cycle d'entrée / sortie jusqu'à ce que le signal EOC augmente, ce qui indique que la conversion est terminée. La méthode de l'ESM a été utilisée et la séquence de transmission de 16 horloges du CS a été utilisée pour coïncider avec la période d'entrée / sortie du tlv5618.


Étant donné que les deux appareils sont des interfaces SPI, ils peuvent être connectés au même bus SPI et fonctionner sur différents appareils via différents signaux de sélection de puces. Comme le Protocole d'interface SPI est complexe, comme le montre la figure 3, le timing des deux appareils n'utilise pas toutes les interfaces SPI. Afin de réaliser le timing qui est conforme à la logique ci - dessus et de réduire le gaspillage des ressources FPGA de l'interface SPI standard IP check, la méthode de conception de la machine d'état synchrone (FSM) est conçue en utilisant verilog Hardware Description Language, et A.C et DAC sont écrits pour contrôler le timing. Le programme est en fait une machine d'état imbriquée. La machine d'état principale et la machine d'état esclave forment la machine d'état fini par le bus qui démarre par la ligne de commande, et ont des fonctions différentes dans différentes conditions de signal d'entrée. Comme le montre la figure 3, il existe quatre états pour l'opération de conversion A / D et sept états pour l'opération de conversion A / D. Plusieurs états sont identiques dans les deux états, de sorte qu'une machine à états finis peut être utilisée pour effectuer des opérations en série A / D et D / a. Le programme est en fait une machine d'état imbriquée. La machine à l'état principal et la machine à l'état esclave forment une machine à l'état fini plus complexe qui a des fonctions différentes sous différents signaux d'entrée. L'horloge d'entraînement (sclk) et le bus de données (si, so) sont partagés par les opérations A / D et D / a. Comme le cycle d'écriture de l'opération comporte 16 cycles d'horloge et le cycle de lecture 12 cycles d'horloge, le module est complété dans trois machines imbriquées à l'état fini. Dans la conception du système, les opérations ad et da sont encapsulées dans un seul module, et le module de commande supérieur envoie des mots de commande et des signaux de commande pour démarrer le fonctionnement correspondant du module. Une fois l'opération terminée (en état de ralenti), le module envoie le signal d'état correspondant au module supérieur.


Cadre de programmation FPGA

Le programme FPGA sur puce est la clé du bon fonctionnement de l'ensemble du système d'essai. Selon le principe de conception descendant de la FPGA, le système est divisé en cinq modules indépendants, à savoir le module de communication (ISA), le module d'essai (test), le module ad / da, le module de décodage (décodeur) et le module de contrôle de la RAM (ramctl). Module ISA: module de communication et de commande du système, qui complète la communication avec l'hôte, l'interprétation du mot de commande, la génération du signal de commande, etc. le système démarre le module Adda et complète la sortie de la tension de référence en fonction de la résistance à la conduction, de la tension d'isolation et d'autres paramètres transmis par l'hôte; Démarrer le module d'essai et terminer le processus d'essai conformément à la commande d'essai. Il est plus difficile de contrôler la communication des données et la synchronisation des données entre plusieurs processus. Module de contrôle de la RAM: avant le début de l'essai, l'hôte transmet l'information du point d'essai au module ISA par bus et le module ISA le stocke dans la RAM sur puce; Une fois le test terminé, les résultats du test en RAM sont transmis à l'hôte. Au cours de l'essai, le module d'essai allume le commutateur d'essai approprié en lisant les informations des points d'essai dans la RAM, puis enregistre les résultats de l'essai dans la RAM. De cette façon, les deux modules ont besoin de RAM lecture - écriture pour réaliser le partage de données entre les deux modules, ce qui nécessite un signal de commande pour connecter les deux groupes de lignes de signal lecture - écriture au module RAM, et le module de commande RAM remplit cette fonction. Module d'essai (test): Bien qu'il existe diverses procédures d'essai, telles que l'auto - essai en porte ouverte, l'essai de continuité, l'essai d'isolation, etc., la procédure d'essai est la même, c'est - à - dire le balayage d'essai. Le processus d'essai consiste à ajouter la tension de référence du circuit de comparaison - interrupteur ouvert au point à tester - délai - lecture des résultats du comparateur - essai d'un autre ensemble de points d'essai. Le module entre dans différents processus d'essai en fonction de différents codes d'exploitation. Les résultats de l'essai, ainsi que le numéro du point d'essai, forment 13 bits de données et sont stockés en RAM, ce qui écrase l'information sur le numéro du point d'essai original.


Decoding module (DECODER): This module hangs after the test module (TEST), Il complète la cartographie du numéro de commutation au circuit réel. La conception matérielle du circuit de décodage et du circuit de commande est différente en raison de la forme différente du tableau de broches d'essai., L'information du commutateur d'essai sortie par le module supérieur ne peut pas être utilisée directement comme sortie pour contrôler le circuit du commutateur d'essai.. Le module de décodage complète la conversion entre les deux. AD/DA module (AD/DA): Design the SPI bus interface to operate the A/D et d/A matériel, the module is started with the allowable (adorable, damnable) signal and the busy signal is used as the conversion completion flag signal. D/Une opération est encapsulée par rapport à d'autres modules. Chaque module du système est écrit en verilog Hardware Description Language, and multiple layers of nested synchronous state machines (FSM) are used to complete the logic function of the whole system; each module uses the simulation tool Modelsim to complete the function simulation of the module, Le système utilise l'outil de routage intégré d'alterA, Quartus II, pour compléter le test de fonction, la simulation et la synthèse après le système., Câblage, Et tirer pleinement parti du module d'optimisation du noyau IP fourni par altera; La méthode d'entrée du diagramme de bloc est adoptée pour la conception de haut niveau., Le flux de données entre les modules est représenté plus intuitivement par un diagramme de bloc. . Système de contrôle du matériel PCB board La machine d'essai basée sur la FPGA améliore la vitesse d'essai PCB board Et simplifie la conception du circuit. En outre, En raison des caractéristiques reconfigurables de la FPGA, Il a jeté les bases d'une optimisation et d'une mise à niveau plus poussées de l'algorithme logiciel et de la structure matérielle du système et a de bonnes perspectives d'application. PCB board.