Präzisions-Leiterplattenherstellung, Hochfrequenz-Leiterplatten, mehrschichtige Leiterplatten und Leiterplattenbestückung.
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Fragen zu
Die gleiche Frage kann unterschidliche Antworten erhalten. Wenn Sie in contact mit Ingenieuren, die noch an niedrigen Geschwindigkeiten arbeiten circuit Brett Design, Sie zucken normalerweise nur die Schtern, um Hilfosigkeit zu zeigen. Die tradiDieelle Strategie der passiven RakDie auf Potenziale Signalintegrität Probleme bei niedrigen Geschwindigkeiten circuit Brett Design ist geeignete Fürmulierung Design cfür die Design. Wenn einige specI-Signal channels have serious Signalintegrität Probleme such als Signal cRosenstiel oder electromagnetic Interferenzence, normalerweise Design Ingenieure fügen immer stri hinzuct Körperbaucal can einem cTeil der Design oder sogar die gesamte Design sich selbst.
Auch wenn diese Art von Lösung die temporären Anforderungen noch erfüllen kann, müssen Konstrukteure dafür einen hohen Preis zahlen. Einschränkung Design erhöht normalerweise die Endproduktktktktkosten und schränkt die Produktleistung ein. Beispielsweise können Konstrukteure gezwungen sein, die Signalplatinenschicht zu erhöhen, weil sie keinen geeigneten Ort finden, um eine bestimmte Signalverbindung zu realisieren. Im heutigen hart umkämpfen Marktwettbewerb bedeutet es jedoch oft, ob die Kosten minimiert werden können und ob es eine einzigartige Produktleistung bieten kann, Erfolg oder Misserfolg des Produkt.
Kürzlich verwendete ein Konstrukteur eines namhaften Netzwerkgeräteanbieters das von Innoveda entwickelte Signalintegritätanalysewerkzeugset XTK, um Signalanalysen auf einer Leiterplatte des von ihm entwickelten Routerproduktes durchzuführen. Die Ergebnisse der Analyse sind schockierend. Obwohl die Leiterplatte normal arbeitet, führen die sehr strengen Designregeln dazu, dass das LeiterplattenDesign 24-Leiterplattenschichten erfordert, um SignalintegritätProbleme zu vermeiden. Die Analyseergebnisse zeigen, dass das Design stark überfordert ist. Tatsächlich muss das LeiterplattenDesign nur 8-Leiterplattenschichten verarbeitet und realisiert werden, und gleichzeitig wird es das Problem der Signalintegrität nicht beeinträchtigen. Das verbeserte Produkt Spart bis zu zwei Millionen US-Dollar an den ProdukDieskosten der Leiterplatte allein.
Viele Konstrukteure finden, dass die Signalintegritätsanalyse nicht mehr nur ein besonderes Problem im Bereich der Hochgeschwindigkeitssystementwicklung ist. Die eigentliche Ursache von SignalintegritätsProblemen ist die ständig abnehmende Signalanstiegszeit und Signalfallzeit anstatt die Zunahme der Systemuhr. Mit der kontinuierlichen Weiterentwicklung der Produkderverfahrenstechnoogie der IC-Hersteller hat das aktuelle technische Niveau 0.25um-Prozes oder sogar niedriger erreicht. Durch die kontinuierliche Verbeserung der Bauteilfertigungstechnoogie werden veraltete und veraltete Technoogien eliminiert. Wenn tradiDieelle elekTronische Stundardkomponenten mit fortschrittlicher Technoogie hergestellt werden, kann die Größe kleiner gemacht werden, und gleichzeitig ist die Schaltgeschwindigkeit des Geräts mehr und mehr geworden. Je schneller, so dass die Anstiegszeit und Fallzeit des Signals kürzer und kürzer werden.
Tatsächlich wird etwa alle drei Jahre die Größe des Transistor-Gates um etwa 30%, reduziert, und entsprechend erhöht sich die Schaltgeschwindigkeit des Transistors um etwa 30%. Die Verkürzung der Signalanstiegszeit und -fallzeit führt zu einer "potenziellen Krise", die schließlich zu Hochgeschwindigkeitsproblemen in der Konstruktion führen wird, die nie als Faktor angesehen wurde, der Hochgeschwindigkeitsprobleme im traditionellen Designprozes verursacht.
Warum heißt es, dass schnellere Signalrandübergänge (kürzere Signalanstiegszeit und Signalfallzeit) anstelle der Erhöhung der Systemtaktfrequenz ernsthafte und erhebliche Designherausforderungen für LeiterplattenDesigner mit sich gebracht haben? Dies liegt daran, dass, wenn der Signalübergang relativ langsam ist (die Anstiegs- und Fallzeit des Signals sind relativ lang), die Verdrahtung in der Leiterplatte als idealer Draht mit einer gewissen Verzögerung modelliert werden kann, um eine ziemlich hohe Genauigkeit zu gewährleisten. Für die Funktionsanalyse können alle Inline-Verzögerungen am Ausgang des Treibers gebündelt werden, und die Eingangsklemmen aller Empfänger, die über verschiedene Inline-Segmente mit dem Ausgang des Treibers verbunden sind, beobachten das gleiche Signal zur gleichen Zeit. Wellenform.
Das Lumped Delay Parametermodell kann das Schaltungsverhalten ohne spezielle SimulDiesanalyse genau analysieren. Die Praxis zeigt, dass die physikalische Realisierung sehr nahe an der dieoretischen Analyse und SimulDie liegt, wenn der Verzögerungsfaktor des Lumped-Parameters in der Konstruktion berücksichtigt wird.
As die signal changes faster (signal rise time and fall time are shortened), each Verdrahtungssegment auf der circuit Brett wird von einem idealen Draht zu einem cKkkomplexe Übertragungsleitung. Zur Zeit, die Verzögerung des Signals connection cund nicht mehr auf das Ausgangsende des Treibers in Form eines Lumped Parametermodells modelliert werden. Zur Zeit, wenn das gleiche Fahrersignal eine complex PCB connection, die Signale recauf each recalle, diectricVerbündeter conneczusammen sind unterschiedlich. Nicht nur die Signalverzögerung der gesamten PCB connecDiecf PCB connecSegmente, aber auch der gegenseitige Einflussce der verschiedenen Übertragungsleitungenct auf each PCB connecDas Segment muß csorgfältig cunberücksichtigt. Aufgrund des hohen Geschwindigkeitseffektscts, es ist dwennficlt für Design Ingenieure to predict die Signale an complex PCB connections. Daher, Die Analyse der Übertragungsleitung ist erforderlich, um die acVerzögerung des Signals am Eingang von each recEiver.
Aus praktischer Erfahrung ist bekannt, dass, sobald die Länge der Übertragungsleitung größer als 1/6 der effekfn Länge ist, die der Anstiegs- oder Fallzeit des Fahrers entspricht, die Wirksamkeit der Übertragungsleitung erscheint. Zum Beispiel angenommen, dass die Anstiegszeit der Komponenten, die im Design verwendet werden, 1ns beträgt und die Signalübertragungsgeschwindigkeit auf der Leiterplattenverbindungsleitung 2ns/ft ist, dann werden Übertragungsleitungseffekte auftreten, möglicherweise Hochgeschwindigkeitsschaltungsprobleme auftreten. Offensichtlich ist die Länge aller Drähte auf dem Board weniger als 1 Zoll. Es gibt nur wenige Leiterplatten. Basierend auf diesem Verständnis ist es denkbar, dass Konstrukteure bei der Konstruktion von Bauteilen mit einer Anstiegszeit von 1ns auf Hochgeschwindigkeitsprobleme stoßen.
Mit der kontinuierlichen Aktualisierung der IC-Prozestechnik werden die oben genannten Probleme immer schlimmer.
Im heutigen SystemDesign gehören Geräte mit einer Anstiegszeit von 1 ns schnell der Vergangenheit an. PC-Konstrukteure verwenden Hochleistungsprozesoren mit einer Anstiegszeit von 0,5ns, um ein komplexes SystemDesign wie eine Taktgeschwindigkeit über 400MHZ und eine Busbetriebsfrequenz über 100MHZ zu erreichen. Diese Konstrukteure haben bereits Erfahrung im High-Speed-SchaltungsDesign, so dass sie spezielle Fragen im High-Speed-Design berücksichtigen werden. Allerdings sind High-Speed-Design-Probleme immer beliebter geworden. Solange Konstrukteure eine neue Generation von FPGA-Geräten mit 0,25um-Prozestechnoogie oder anderen Standardkomponenten verwenden, um neue Produkte zu entwerfen, werden diese Hochgeschwindigkeitsprobleme zahlreich sein. Bestehen, wenn bestimmte Arten von Hochgeschwindigkeitsanalysen nicht implementiert werden, ist das entworfene System schwierig, richtig zu arbeiten.
Signalübergänge anstelle der kontinuierlichen Beschleunigung der Taktfrequenz im Design führen zu einer Verschlechterung der Designumgebung: Immer kleinere Konstruktionsfehlertoleranzen und subtile Unterschiede im Design können zu potenziellen Problemen führen. Ich kann nicht umhin, einen Vorfall zu erwähnen, der kürzlich bei einem bekannten amerikanischen Hersteller von Bildverarbeitungssystemen stattgefunden hat. Dies ist ein bekannter Hersteller von Bildverarbeitungssystemen (Bilderkennungssysteme) in den Vereinigten Staaten. Vor kurzem stießen ihre LeiterplattenDesigner auf ein sehr seltsames Phänomen. Ein Produkt, das bereits vor sieben Jahren erfolgreich konstruiert, hergestellt und auf den Markt gebracht wurde, konnte sehr stabil und zuverlässig laufen und arbeiten. Ein Produkt, das kürzlich von der Produktionslinie gerollt wurde, hat jedoch Probleme und das Produkt funktioniert nicht richtig.
Dies ist ein 20MHz System Design. Es scheint, dass es keine Notwendigkeit gibt, High-Speed-Design-Probleme zu berücksichtigen. Es gibt keine Konstruktionsänderungen und die verwendeten Komponenten entsprechen den ursprünglichen Konstruktionsanforderungen. Der Konstrukteur fühlt sich sehr verwirrt: Warum versagt das System? Ohne Konstruktionsänderungen basiert die Fertigung auf den gleichen elekTronischen Komponenten im OriginalDesign. Der einzige Unterschied ist, dass die verwendeten elekTronischen Komponenten Miniaturisierung und schnellere erreicht haben, was hauptsächlich auf die kontinuierliche Weiterentwicklung der heutigen IC-Fertigungstechnoogie zurückzuführen ist. Was hat also den Ausfall des Systems verursacht?
Fakten haben bewiesen, dass der Ausfall des Systems auf die Signalintegritätsprobleme zurückzuführen ist, die durch die neue Geräteprozestechnologie eingeführt werden. Diese Probleme sind vom Konstrukteur im ursprünglichen Überprüfungzierten relativ niedrigen Geschwindigkeitssystem nicht angetroffen worden und müssen nicht berücksichtigt werden. Probleme mit der Signalintegrität können auf unterschiedliche Weise ausgedrückt werden. Timing-Probleme stehen immer an erster Stelle. Die Verkürzung der Signalanstiegszeit und -fallzeit verursacht zunächst Timing-Probleme im entworfenen System. Zweitens stellen die Signalschwingungen, Signalüberschreitungen und -unterschreitungen, die durch den Übertragungsleitungseffekt verursacht werden, alle eine große Bedrohung für die Fehlertoleranz und Monotonizität des entworfenen Systems dar. In langsamen Systemen werden Verbindungsverzögerungen und SignaloszIlationen von Konstrukteuren oft ignoriert, vor allem weil SignaloszIlationen, die durch Übertragungsleitungseffekte verursacht werden, genügend Zeit haben, sich in langsamen Systemen zu stabilisieren. Mit der kontinuierlichen Beschleunigung von Signalsprüngen und der kontinuierlichen Verbeserung der Systemtaktfrequenz wird jedoch die Zeit für die Signalübertragung zwischen Geräten und die Vorbereitung auf die Taktsteuerung erheblich verkürzt. Die Schwere des Problems hat plötzlich zugenommen, und die Wahrscheinlichkeit eines Ausfalls ist auch schnell gestiegen.
Einige Probleme mit Hochgeschwindigkeitsstrecken sind nicht sehr ernst, während andere katastrophal sind. Beispielsweise kann die Signaloszillation, die durch die Etablierung der Hin- und Rückreflexion des Signals auf der Übertragungsleitung verursacht wird, eine falsche Auslösung der Vorrichtung verursachen (Mehrfachtaktsteuerung). Das Überschwingen des Signals hauptsächlich durch Signalreflexion verursacht Timing-Fehler und kann sogar Komponenten beschädigen. Nachdem die Anstiegszeit des Signals unter 1ns fällt, wird das Übersprechen zwischen den Signalen zu einem sehr wichtigen Diema. Übersprechen tritt normalerweise in LeiterplattenDesigns mit hoher Dichte auf. Gleichzeitig springt das Signal sehr schnell, und es ist sehr einfach, zwischen Linien zu koppeln, um Übersprechen zu bilden. Wenn die Signalanstiegszeit kleiner als 1ns ist, werden die hochfrequenten harmonischen Komponenten im Signal leicht an benachbarte Signalleitungen gekoppelt, um Übersprechen zu bilden. Wenn sich also eine große Anzahl von Hochgeschwindigkeits-Verbindungssignalleitungen in der Leiterplatte befindet, ist ein solches System in dieser Hinsicht anfällig für Probleme. Das Auftreten von Hochgeschwindigkeitsgeräten macht die Anstiegszeit des Signals weniger als 0.5ns, was zu mehr Problemen im entworfenen System führt: Stabilitätsprobleme des Stromsystems und Probleme mit elektromagnetischen Störungen (EMI). Wenn die Häufigkeit gleichzeitiger Datenänderungen am Datenbus sehr hoch ist, kann die Stabilität des Stromsystems auftreten, was zu großen Schwankungen und Schwankungen in der Leistungsebene führt. Große Schwankungen und Schwankungen in der Bezugsebene im System beeinflussen das Signal im Design. Diese Art des SystemDesigns erfordert eine sorgfältige Planung des StromsystemDesigns und die Auswahl der sinnvollsten Strategie zur Entkopplung des Stromsystems. Die enge Kombination beider Faktoren ist der Schlüssel zur Stabilität des Stromsystems. Schnelle Signale sind auch anfälliger für Strahlung, so dass EMI mehr und mehr in der Aufmerksamkeit von Konstrukteuren wird, und es ist zu einem wichtigen Aspekt geworden, der in neuen Designs berücksichtigt werden muss. Gerade heutige ElekTronikprodukte müssen vielen Vorschriften der Branche unterliegen.
Leider wird die potenzielle Krise, die durch die reduzierte Signalanstiegszeit verursacht wird, bei der Entwicklung von Niedriggeschwindigkeiten oft übersehen. Das liegt daran, dass Konstrukteure keine Signalintegritätsanalyse durchführen wollen, sondern diese so weit wie möglich vermeiden möchten. Die wirkliche Gefahr besteht darin, dass viele Leiterplatten zur Verarbeitung geschickt werden, wenn die Probleme mit der Signalintegrität noch unklar sind. Gleichzeitig kann sich aufgrund der Unvorhersehbarkeit des SignalintegritätsProbleme selbst das Signalintegritätsproblem möglicherweise nicht im Endtestprozess der verarbeiteten Leiterplatte manifestieren, und wenn das Produkt an den Endbenutzer gesendet wird, kann das Signalintegritätsproblem auftreten. Wenn das Produkt auf der Benutzerseite ausfällt, wird die Diagnose und Lösung des Problems sehr schwierig. Das reale Risiko liegt auch in höheren NRE-Kosten (einmalige Engineering-Kosten). Jeder Hersteller von Leiterplattenprodukten teilt alle NRE-Ausgaben während des Produktlebenszyklus. Nachdem die Leiterplatte entworfen und produziert wurde, führen die Designiterationen, die durch unvorhersehbare Hochgeschwindigkeitssignalintegritätsprobleme verursacht werden, dazu, dass die NRE-Kosten schnell steigen.
Es gibt ein bekanntes Axiom im Bereich des elekTronischen ProduktDesigns und der Produktion: Die Kosten für sich wiederholende Arbeit steigen exponentiell von der Entwurfsphase bis zur Produktionsphase, und sobald das Produkt an den Endbenutzerstandort verteilt wurde, werden die Kosten für diese sich wiederholende Arbeit höher werden. Daher ist jedes Design auf Leiterplattenebene, das während des Entwurfs- und Produktionsprozesses normal funktionieren kann, wenn es ein Problem mit dem Produkt gibt, nachdem es an die Benutzerseite gesendet wurde, verglichen mit der Erwartung des Designingenieurs, das Problem im traditionellen HochgeschwindigkeitsDesignbereich zu finden und zu lösen, die Produktentwicklung im Gange Die Kostenstruktur bringt größere Risiken mit sich. Diese Kosten beinhalten nicht nur enorme Kosten, die direkt durch eine große Menge wiederholter Arbeit verursacht werden, sondern spiegeln auch die Unzufriedenheit der Nutzer und den Verlust des Vertrauens wider. Die oben genannten Probleme erfordern dringend die Einführung eines neuen Schrittes im Entwicklungszyklus eines Produkts auf Platinenebene, um zu verhindern, dass Probleme mit der Signalintegrität in den Produktionsprozess gelangen. Seit vielen Jahren haben ASIC-Konstrukteure eine gute Gewohnheit gebildet. Als Teil der Vertragsvereinbarung muss der ASIC-Konstruktionsingenieur die "Sign-Off" des Designs mit dem ASIC-Hersteller unterzeichnen, um die Integrität der KonstruktionsInformationenen zu gewährleisten. Im kundenspezifischen Chip-Entwicklungsprozess können die investierten NRE-Kosten bis zu Hunderttausnden US-Dollar betragen. Hersteller von IC-Produktion und -Verarbeitung verlangen dringend, dass jedes derartige Design den Test des "goldenen Version"-Simulators bestehen muss, um seine eigenen Kosten und Rechte und Pflichten zu schützen. Darüber hinaus schützt und schränkt das Hinzufügen des Schrittes "SignatUrkzEptanz" Designer und verarbeitende Hersteller effektiv ein. Es erfordert nicht nur IC-Verarbeitungshersteller, qualifizierte und qualitativ hochwertige Geräteprodukte für ihre Kunden zu produzieren, sondern erfordert auch IC-Konstruktionsingenieure, um mehr standardisiert zu entwerfen, das entworfene Gerät hat einen hohen Grad an Herstellbarkeit. Für Hersteller von LeiterplattenDesign und -verarbeitung ist die Abmeldung von HochgeschwindigkeitsschaltungsDesign (Signalintegritätsprüfung, bevor die Leiterplatte zur Verarbeitung gesendet wird) von gleicher Bedeutung. Als Schritt im konventionellen Designprozess werden Hochgeschwindigkeits-Prüfwerkzeuge zur Überprüfung der Signalintegrität für die Analyse und Verifizierung für jedes Board-Level-Design verwendet (unabhängig von der Taktgeschwindigkeit im Design). Der Konstruktionsingenieur muss sicherstellen, dass die Signalintegritätsprobleme im Entwurf behoben werden. Es wurde behoben, bevor das Design an den Herstellungsprozess gesendet wird. Daher sind Konstrukteure zuversichtlich, dass die von ihnen entworfenen Produkte eine bessere Qualitätssicherung haben. Nachdem das entworfene Produkt an den Endbenutzerstandort geliefert wurde, treten keine unvorhersehbaren Signalintegritätsprobleme mehr auf. In Zukunft müssen sich Konstrukteure nicht mehr darum kümmern, ob sie geeignete Designbeschränkungen hinzugefügt haben, um die Probleme mit der Signalintegrität im Board-Level-Design zu lösen, oder ob sie alle Anstrengungen unternommen haben, sich während des Entwurfsprozesses auf die Lösung wichtiger Hochgeschwindigkeits-Signalleitungsprobleme zu konzentrieren. Die Sign-Off-Überprüfung der Signalintegrität nach dem LeiterplattenLayout kann dieses Risiko und Bedenken der Ingenieure beseitigen.
Welche Art von Simulator kann die beste Lösung für die Analyse der Signalintegrität und Verifizierung der Sign-Off bieten? Ein idealer Simulator kann die gesamte Platine oder ein System, das aus mehreren Platinen besteht, gleichzeitig analysieren, anstatt nur einzelne Signalleitungen auf der Platine zu analysieren. Die Geschwindigkees istt auch ein sehr kRITIscher Faktor, und es ist sehr wichtig, eine genaue Signalintegritätsanalyse innerhalb eines angemessenen Zeitraums durchzuführen. Diese SPICE-basierten Signalintegritätsanalyse-Engines haben eine ausreichende Analysegenauigkeit, aber die Einrichtung der Analyse dauert eine lange Zeit, und die Analyse läuft langsamer, so dass diese Art von Werkzeug nicht praktisch ist.
Der Simulator "Gold Version" muss auch in der Lage sein, ein genaues internes Modell der Übertragungsleitung bereitzustellen. Mit der Reduzierung der Signalanstiegszeit und -fallzeit kann das ideale verlustfreie Übertragungsleitungsmodell, das von vielen Signalintegritätsanalysemaschinen verwendet wird, die Anforderungen an die Analysegenauigkeit nicht mehr erfüllen. Zu diesem Zeitpunkt sollte die Übertragungsleitung als echtes verlustbehaftetes Übertragungsleitungsmodell modelliert werden. Zur gleichen Zeit, um die Lösung des Signalintegritätsproblems zu erleichtern, sollte ein breiter und detaillierter Analysebericht bereitgestellt werden, und es kann bequem und detailliert sein, spezifische Komponenten oder spezifische Verbindungsleitungen aufzuzeigen. Verletzung der Signalintegrität. Schließlich sollte ein solches Tool auch über eine leistungsfähige "Was-wäre-wenn"-Analysefunktion verfügen, um Konstrukteuren zu helfen, eine geeignetere Systemtopologie, ein Verbindungsklemmen-Matching-Schema und die Treiber-/Empfänger-Auswahl zu identifizieren.
Darüber hinaus müssen solche Werkzeuge über ausreichende Fähigkeiten verfügen, um komplexe Probleme wie Leistungsebene-Analyse und Design und elektromagnetische Strahlung zu lösen, und können die Beziehung zwischen den beiden aufdecken und die am besten geeignete Lösung durch Kompromisse finden. Last but not least muss diese Art von Tool die fortschrittlichsten Modelle unterstützen, da die endgültigen Analyseergebnisse letztlich von den in der Analyse verwendeten Modellen abhängen.
Idealerweise, Design Ingenieure hope to adopt appropriate strategies to minimize Hochgeschwindigkeit problems when implementing placment und Routing. Die implementation of Hochgeschwindigkeit Design methodology will undoubtedly greal improve die cOsteffektcWirksamkeit der Designg produktct: Signalintegrität Analyse is implemented in die planning stage before placement and routing in die produktct Entwicklung cycle. Die new generation of EDA tecHNologie uses con-train-driven placVerfahren zur Reduzierung vonce teuer Design Iterationen. Zum Beispiel, die ePlanner tool of Innoveda enables Design Ingenieure to think about die prototype of die PCB topology before passing die Design bis zum späteren Layout und Routing process. Zum Beispiel, das ePlanner-Tool liefert eine Grafikcal Design space detecund interconnecPlanung und Design Umwelt. In diesem Umfeld, Design Ingenieure cImplementierung einer "Was-wäre-wenn"-Analyse zur Erforschung von Hochgeschwindigkeitssignalstrategien, und einen Router für die nachgeschalteten Router einrichten. Zumutbar Design auf Analyse basierende Regeln concSchlußfolgerungen.
Aus langfristiger Perspektivective, die beste Lösung für High-Speed Design in der Zukunft Signalintegrität Analyse so früh wie möglich in der Design cycle, und eng zu integrieren Signalintegrität Analyse mit Layout. Allerdings, bis zum cgegenwärtige Situation ist concerned, the minimum requirement is dass high-speed Design Sign-Off (Signalintegrität ÜberprüfungcPrüfung und Prüfung vor der circuit Brett is sent for Manufacturing) must becEin Standard in jedem cSchaltplattenDesign process. Schritt.
