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Leiterplatte Blog - Verwendung von IP zur Verbesserung der Effizienz des Leiterplattendesigns

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Verwendung von IP zur Verbesserung der Effizienz des Leiterplattendesigns

2022-06-01
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Author:pcb

Der Fokus dieses Artikels liegt auf der Nutzung von IP durch Leiterplatte Designer, und weitere Nutzung von Topologieplanungs- und Routing-Tools zur Unterstützung von IP, um den gesamten Prozess schnell abzuschließen Leiterplatte Design. Die Aufgabe des Konstrukteurs besteht darin, IP zu erhalten, indem er eine kleine Anzahl notwendiger Komponenten auslegt und kritische Verbindungswege zwischen diesen Komponenten plant.. Sobald der UZ erreicht ist, Die IP-Informationen können dem Leiterplatte Designer, der den Rest des Designs vervollständigen kann.


Konstrukteure erhalten IP, und LeiterplattenDesigner verwenden weiterhin Topologieplanungs- und Routing-Tools, um IP zu unterstützen und das gesamte LeiterplattenDesign schnell abzuschließen. Jetzt besteht keine Notwendigkeit, die Interaktion und den iterativen Prozess zwischen dem Konstruktionsingenieur und dem LeiterplattenDesigner zu durchlaufen, um die richtige Designabsicht zu erhalten, der Konstruktionsingenieur hat diese Informationen bereits, und die Ergebnisse sind vergleichbar, was für den Leiterplattendesigner sehr hilfreich ist. In vielen Designs führen der Konstruktionsingenieur und der Leiterplattendesigner interaktive Platzierung und Routing durch, was auf beiden Seiten viel wertvolle Zeit verbraucht. Interaktion ist notwendig, aber zeitaufwendig und ineffizient. Der erste Plan des Konstrukteurs kann nur eine Hundzeichnung ohne richtige Skalierungskomponenten, Busbreiten oder Pin-out-Hinweise sein. Da der Leiterplattendesigner am Design beteiligt ist, obwohl der Ingenieur, der Topologieplanungstechniken verwendet, das Layout und die Verbindung einiger Komponenten erhalten kann, kann das Design auch das Layout anderer Komponenten, den Zugriff auf andere IO- und Busstrukturen und alle Verbindungen erfordern. sogar zu vervollständigen. Leiterplattendesigner müssen Topologieplanung übernehmen und mit den Komponenten interagieren, die ausgelegt wurden und denen, die nicht ausgelegt wurden. Dies kann Layout- und Interaktionspläne bilden, wodurch die Effizienz des Leiterplattendesigns verbessert wird.

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Da das Layout von kritischen Bereichen und Gebieten mit hoher Dichte abgeschlossen ist und der Topologieplan erhalten wird, kann das Layout vor dem endgültigen Topologieplan abgeschlossen werden. Daher müssen einige topologische Pfade möglicherweise mit vorhandenen Layouts arbeiten. Obwohl sie eine niedrigere Priorität haben, müssen sie immer noch verbunden sein. So entsteht nach dem Layout ein Teil des Plans um die Komponenten herum. Darüber hinaus kann diese Planung mehr Details erfordern, um die notwendige Priorität für andere Signale zu geben. Detaillierte Topologieplanung, um diesen Bus zu planen, muss der Leiterplattendesigner einige bestehende Hindernisse, Designregeln jeder Schicht und andere wichtige Einschränkungen berücksichtigen. Detail "1" plant die Bauteilstifte auf der obersten Schicht von "rot" so aus den Bauteilstiften heraus zu führen und mit dem topologischen Pfad im Detail "2" zu verbinden. Dieser Teil verwendet den unverpackten Bereich und identifiziert die Ebene nur als routebare Ebene. Dies mag aus Designsicht offensichtlich erscheinen, und der Routing-Algorithmus verwendet die Verbindungen der obersten Ebene zu den topologischen Pfaden in rot. Einige Hindernisse geben dem Algorithmus jedoch die Möglichkeit, andere Ebenen vor dem Autorouten dieses bestimmten Busses zu routen. Da der Bus in engen Spuren auf den Ebenen organisiert ist, beginnt der Designer mit der Planung des Übergangs zur Schicht 3 im Detail "3" und berücksichtigt die Strecke, die der Bus quer durch das Board zurücklegt. Beachten Sie, dass dieser topologische Pfad auf Schicht 3 breiter als die oberste Schicht ist, weil der zusätzliche Platz erforderlich ist, um die Impedanz aufzunehmen. Darüber hinaus gibt das Design die genaue Position (17-Durchgänge) für Schichtübergänge an. Wenn der topologische Pfad entlang des mittleren rechten Teils von Abbildung 3 zu Detail "4" geht, müssen aus der topologischen Pfadanbindung und jedem Bauteilpin viele Einzelbit-T-Knotenpunkte gezogen werden. Die Wahl des Leiterplattendesigners besteht darin, den größten Teil des Verbindungsflusses auf Schicht 3 zu halten und in andere Schichten zum Verbinden von Bauteilstiften einzudringen. Also zeichneten sie einen Topologiebereich, um die Verbindung vom Hauptgurt zu Schicht 4 (rosa) anzuzeigen, machten diese Single-Bit T-Verbindungen zu Schicht 2 und benutzten dann andere Vias, um sich mit den Gerätepins zu verbinden. Der topologische Pfad setzt sich auf Schicht 3 bis Detail "5" fort, um aktive Geräte anzuschließen. Diese Verbindungen werden dann von den aktiven Pins zu den Ausziehwiderständen unter dem aktiven Gerät hergestellt. Designer verwenden einen anderen Topologiebereich, um Verbindungen von Schicht 3 zu Schicht 1 anzugeben, wobei die Komponenten-Pins zwischen aktiven Geräten und Pull-Down-Widerständen aufgeteilt sind. Diese Detailplanung dauerte nur etwa 30 Sekunden. Sobald dieser Plan erfasst wurde, möchte der Leiterplattendesigner möglicherweise sofort routen oder weitere Topologiepläne erstellen und dann Auto-Routing verwenden, um alle Topologiepläne abzuschließen. Vom Abschluss der Planung bis zum automatischen Routing dauert es weniger als zehn Sekunden. Die Geschwindigkeit spielt keine Rolle, tatsächlich ist es eine komplette Zeitverschwendung, wenn Sie die Absicht des Designers ignorieren und die automatische Routing-Qualität schlecht ist. Die folgenden Abbildungen zeigen die Ergebnisse des automatischen Routings.


Topologie-Routing

Ausgehend von der oberen linken Ecke folgen alle Drähte, die aus den Bauteilstiften austreten, der vom Designer geäußerten Absicht auf Schicht 1 und werden zu einer dichten Busstruktur komprimiert, wie in Abbildung 4 "1" und "2" beschrieben. Der Übergang zwischen Schicht 1 und Schicht 3 erfolgt im Detail "3" und nimmt die Form eines raumintensiven Durchgangs an. Um zu wiederholen, hier wird Impedanz berücksichtigt, so dass die Leiterbahnen breiter sind und mehr Platz haben, wie durch die tatsächlichen Breitenspfade dargestellt. Die 17-Bits sind in vier verschiedene Gerätetypen unterteilt und repräsentieren die Intention des Designers für Ebenen- und Pfadfluss, die in etwa 30 Sekunden erfasst werden kann. Dann können Sie ein hochwertiges automatisches Routing durchführen, das etwa zehn Sekunden dauert. Durch die Erhöhung des Abstraktionsniveaus vom Routing bis zur Topologieplanung wird die gesamte Verbindungszeit erheblich reduziert, und der Designer hat ein wirklich klares Verständnis für die Dichte und das Potenzial, das Design vor Beginn der Verbindung abzuschließen, z. B. warum das Routing an diesem Punkt des Entwurfs bleiben wird? Warum planen und später Spuren hinzufügen? Wann erfolgt die Planung der kompletten Topologie? Wenn das obige Beispiel betrachtet wird, kann die Abstraktion eines Plans mit einem anderen Plan anstelle von 17 getrennten Netzen mit vielen Zeilensegmenten und vielen Durchgängen auf jedem Netz verwendet werden, wenn technische Änderungsaufträge berücksichtigt werden (ECO, Engineering).


Engineering Change Order (ECO)

Im folgenden Beispiel ist der Pin-out des FPGA noch nicht abgeschlossen. Der Konstruktionsingenieur hat den Leiterplattendesigner über diese Realität informiert, aber aus Termingründen muss er das Design so weit wie möglich voranbringen, bevor der FPGA-Pinout abgeschlossen ist. Wenn der Pinout bekannt ist, beginnt der Leiterplattendesigner, den Raum für das FPGA zu planen, und während der Designer den Plan vervollständigt, ist es auch notwendig, die Leitungen von anderen Geräten zum FPGA zu berücksichtigen. Das IO war ursprünglich auf der rechten Seite des FPGA geplant, befindet sich jetzt aber auf der linken Seite des FPGA, wodurch sich der Pin-Ausgang völlig vom ursprünglichen Plan unterscheidet. Da Designer auf einer höheren Abstraktionsstufe arbeiten, können sie diese Änderungen berücksichtigen, indem sie den Overhead für das Verschieben aller Spuren um den FPGA entfernen und sie durch topologische Pfadanänderungen ersetzen. Es sind jedoch nicht nur FPGAs betroffen; Diese neuen Pinouts wirken sich auch auf die Leitungen aus dem zugehörigen Gerät aus. Um den Führungsweg des Flatpacks aufzunehmen, muss auch das Ende des Weges verschoben werden; Andernfalls führt das Verdrehen der Leiterbahnen zu einer Verschwendung wertvollen Platzes auf Leiterplatten mit hoher Dichte. Das Verdrehen für diese Bits erfordert zusätzlichen Platz für Leiterbahnen und Durchgänge, die am Ende des Designs möglicherweise nicht erfüllt werden. Wenn der Zeitplan knapp ist, ist es unmöglich, solche Anpassungen an all diesen Routen vorzunehmen. Der Punkt ist, dass Topologieplanung eine höhere Abstraktionsstufe bietet, so dass die Implementierung dieser ECOs viel einfacher ist. Ein automatischer Routing-Algorithmus, der den Intentionen des Designers folgt, setzt Qualitätspriorität vor Quantitätspriorität. Wenn festgestellt wird, dass es ein Qualitätsproblem gibt, ist es besser, die Verbindung ausfallen zu lassen, als eine schlechte Verkabelung herzustellen, und dies ist aus zwei Gründen völlig richtig. Erstens ist es einfacher, eine tote Verbindung herzustellen, als eine solche Trace mit schlechten Ergebnissen und anderen automatischen Routing-Operationen zu bereinigen. Zweitens wird die Absicht des Designers umgesetzt und der Designer muss die Qualität der Verbindung bestimmen. Diese Punkte sind jedoch nur dann sinnvoll, wenn die Verbindungen der ausgefallenen Leiterbahnen relativ einfach und lokal sind. Ein gutes Beispiel ist die Unfähigkeit des Routers, 100% geplante Verbindungen zu erreichen. Anstatt an dieser Stelle Qualität zu opfern, lassen Sie einige Planung scheitern und hinterlassen Sie einige unverbundene Spuren. Alle Spuren werden durch Topologieplanung geführt, aber nicht alle führen zu Bauteilpins. Dies stellt sicher, dass etwas Platz für tote Verbindungen bleibt und bietet eine relativ einfache Verbindung.


Topology planning is a tool that accompanies die design process of PCBs with digital signals and is easy for design engineers to use, aber es hat auch spezifischen Raum, Ebene, Funktionen für den Verbindungsfluss für komplexe Planungsüberlegungen. Leiterplatte designers can use die topology planning tool at die beginning of the design or after the design engineer has acquired their IP, Je nachdem, wer dieses flexible Tool verwendet, um sich leicht in seine Designumgebung einzufügen. Topologie Router folgt einfach dem Plan oder der Absicht des Designers, qualitativ hochwertige Routing-Ergebnisse zu liefern. Angesichts ECO, Topologieplanung ist viel schneller zu bedienen als einzelne Verbindungen, Dadurch können Topologie-Router ECOs schneller übernehmen, schnelle Ergebnisse auf dem Leiterplatte.