Präzisions-Leiterplattenherstellung, Hochfrequenz-Leiterplatten, mehrschichtige Leiterplatten und Leiterplattenbestückung.
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High-Speed PCB Board Simulation für Power Integrity
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High-Speed PCB Board Simulation für Power Integrity

2022-07-18
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Author:pcb

Mit den immer schnelleren Kanten von Signalen, die Probleme, mit denen Designer der heutigen Hochgeschwindigkeits-Digital konfrontiert sind Leiterplatte waren vor ein paar Jahren unvorstellbar. Für Signalrandänderungen von weniger als einer Nanosekunde, Die Spannung zwischen der Stromversorgungsschicht und der Masseschicht auf der Leiterplatte ist nicht überall gleich auf der Leiterplatte, Das beeinflusst die Stromversorgung des IC-Chips und verursacht den Logikfehler des Chips. Um den korrekten Betrieb von Hochgeschwindigkeitsgeräten zu gewährleisten, Konstrukteure sollten solche Spannungsschwankungen beseitigen und niederohmige Stromverteilungspfade beibehalten. Um dies zu tun, Sie müssen Entkopplungskondensatoren zur Leiterplatte hinzufügen, um das Rauschen zu reduzieren, das durch Hochgeschwindigkeitssignale auf der Leistungs- und Masseebene erzeugt wird. Sie müssen wissen, wie viele Kondensatoren verwendet werden sollen, was der Wert jedes Kondensators sein sollte, und wo man sie auf das Brett setzt. Einerseits, Sie benötigen möglicherweise viele Kondensatoren, und auf der anderen Seite, Der Platz auf der Platine ist begrenzt und kostbar, und diese Details können das Design machen oder brechen.

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Der Trial-and-Error-Designansatz ist zeitaufwendig und teuer, was oft zu überlimitierten Designs führt, die unnötige Herstellungskosten verursachen. Die Verwendung von Softwaretools zur Simulation und Optimierung von Leiterplattendesigns und der Verwendung von Leiterplattenressourcen ist ein praktischer Ansatz für Designs, die iterativ für verschiedene Leiterplattenkonfigurationen getestet werden. Dieser Artikel veranschaulicht diesen Prozess anhand des Designs einer xDSM (Dense Subcarrier Multiplexing)-Leiterplatte für ein Glasfaser-/Breitbandnetzwerk. Das Software-Simulationstool verwendet Ansoft SIwave, das auf hybrider Vollwellen-Finite-Elemente-Technologie basiert und Boarddesigns direkt aus den Layouttools Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore und Zuken CR-5000 Board Designer importieren kann. Abbildung 1 ist das PCB-Layout des Designs in SIwave. Da die Struktur der Leiterplatte planar ist, kann SIwave effizient eine umfassende Analyse durchführen, und sein Analyseausgang umfasst Resonanz, Impedanz, S-Parameter des ausgewählten Netzwerks und das äquivalente Spice-Modell der Schaltung. Die Abmessungen des xDSM Boards, also die Leistungs- und Masseebenen, betragen 11 x 7,2 Zoll (28 x 18,3 cm). Die Leistungs- und Masseschichten sind beide 1,4mil dicke Kupferfolien getrennt durch ein 23,98mil dickes Substrat. Um das Design der Platine zu verstehen, betrachten Sie zuerst die Bare-Board (keine Komponente montiert) Eigenschaften der xDSM-Platine. Abhängig von der Anstiegszeit von Hochgeschwindigkeitssignalen auf der Platine müssen Sie das Verhalten der Platine im Frequenzbereich bis zu 2GHz verstehen. Abbildung 2 zeigt die Spannungsverteilung, wenn ein sinusförmiges Signal die Platine anregt, bei 0,54GHz zu resonieren. Ebenso schwingt das Board bei 0.81GHz und 0.97GHz und höher. Zum besseren Verständnis können Sie auch die Spannungsverteilung zwischen der Leistungs- und Masseebene im Resonanzmodus bei diesen Frequenzen simulieren.


Im Resonanzmodus bei 0.54GHz ändert sich die Spannungsdifferenz zwischen der Leistungsebene und der Masseebene in der Mitte der Platine auf Null. Dasselbe gilt für einige höher frequente Resonanzmodi. Aber dies ist nicht in allen Resonanzmodi der Fall, zum Beispiel in höheren Resonanzmodi bei 1.07GHz, 1.64GHz und 1.96GHz, die Spannungsdifferenz Variation in der Mitte der Platine ist ungleich Null. Der Punkt der Null-Ausfalländerung hilft uns, Geräte zu platzieren, die große Stromänderungen in kurzer Zeit erfordern. Würde beispielsweise ein Xinlix FPGA-Chip auf einer Leiterplatte platziert, würde der Chip eine 2A-Änderung des Eingangsstroms in 0,2 Nanosekunden erzeugen. Eine solche große Stromänderung in kurzer Zeit wird das Problem der Netzintegrität der Leiterplatte hervorrufen, was dazu führt, dass die Leiterplatte verschiedene Resonanzmodi erzeugt, was zu ungleichmäßigen Spannungen auf der Stromversorgungsschicht und der Erdungsschicht führt. Einige Resonanzmodi haben jedoch null Dropout-Eigenschaften in der Mitte der Platine, so dass das Platzieren des FPGA-Chips hier diese niederfrequenten Resonanzmodi auf der Platine vermeidet. Der FPGA-Chip kann diese niederfrequenten Resonanzmodi nicht anregen, da eine Kopplung mit diesen Resonanzmodi aus der Mitte der Platine nicht möglich ist. Die violette Kurve zeigt die Resonanz, die entsteht, wenn der Chip in der Mitte der Platine Strom aus der Leistungsebene zieht. Tatsächlich erscheinen die Peaks bei den höheren Resonanzfrequenzen 1.07GHz, 1.64GHz und 1.96GHz, aber nicht bei den niederen Resonanzfrequenzen 0.54GHz, 0.81GHz und 0.97GHz, wie wir erwartet hatten. Die violette Kurve zeigt die Resonanz, die verursacht wird, wenn der Chip in der Mitte der Platine Strom aus der Leistungsebene zieht; Die grüne Kurve zeigt die Reaktion an, wenn der Chip außerhalb der Mitte platziert wird.


Obwohl Geräteplatzierung und -platzierung helfen können, Probleme mit der Netzintegrität zu reduzieren, lösen sie nicht alle Probleme. Erstens können Sie nicht alle kritischen Komponenten in die Mitte der Platine stellen. In der Regel ist die Flexibilität der Geräteplatzierung begrenzt. Zweitens gibt es immer einige Resonanzmodi, die an einem bestimmten Ort angeregt werden. Zum Beispiel zeigt die grüne Kurve in Abbildung 3, dass, wenn Sie den Chip abseits der Mitte entlang einer Achse platzieren, der 0,54GHz Resonanzmodus angeregt wird. Der Schlüssel zum erfolgreichen Design des PDS (Power Distribution System) einer Leiterplatte besteht darin, Entkopplungskondensatoren an geeigneten Stellen hinzuzufügen, um die Integrität der Stromversorgung sicherzustellen und sicherzustellen, dass das Ground Bounce Noise über einen ausreichenden Frequenzbereich klein genug ist.


Entkopplungskondensator

Stellen Sie sich vor, ein FPGA sinkt 2A an einer 0,2ns steigenden Kante, an dem die Versorgungsspannung vorübergehend gesenkt wird (Ausfall) und die Massespannung vorübergehend nach oben gezogen wird (Ground Bounce). Die Größe ihrer Variation hängt von der Impedanz der Platine und den Entkopplungskondensatoren an den Chip-Bias-Pins zur Stromzufuhr ab (Abbildung 4a). Da der transiente Wert des Stroms 2A ist, wird der transiente Wert der Spannung durch V=Zöthi I bestimmt, Z ist die Impedanz vom Chipende gesehen, daher muss der Z-Wert, um die Spitzenfluktuation der Spannung zu vermeiden, im Frequenzbereich von DC zur Signalbandbreite unterhalb eines bestimmten Schwellenwerts liegen. Die Größe ihrer Variation hängt von der Impedanz der Platine und den Entkopplungskondensatoren an den Chip-Bias-Pins zur Stromzufuhr ab; Um Spannungsspitzen zu vermeiden, muss der Z-Wert im Frequenzbereich von DC bis Signalbandbreite unterhalb einer bestimmten Frequenz liegen. einen Schwellenwert. Der gepunktete Linienteil in der Abbildung ist der Zielbereich, den die PDS-Impedanz erfüllen sollte. Um die Leistungsintegrität aufrechtzuerhalten, müssen Strom-Masse-Spannungsschwankungen innerhalb von 5% des Standardwerts von 3,3V gehalten werden. Daher kann das Rauschen nicht größer als 0.05à t 3.3V=165 mV sein. Dementsprechend kann die Impedanz von PDS nach Ohms Gesetz berechnet werden: 165mV/2A=82.5mΩ

Für Frequenzen, normalerweise 1 kHz oder niedriger, erfüllt das Netzteil die Impedanzeigenschaften, und die Struktur der Stromversorgung und der Erdungsebenen zerstören normalerweise nicht die Impedanzeigenschaften, weil sie niedrige Widerstand- und Induktivitätseigenschaften aufweisen. Und wenn die Frequenz höher als 1kHz ist, ist die gegenseitige Induktivität des Stromweges groß genug, um die Spannung zu veranlassen, den Grenzwert zu überschreiten. Für höhere Frequenzen ist der Entkopplungskondensator als niederohmige Verbindung zwischen der Leistungsebene und der Masseebene notwendig. Die zur Erfüllung der PDS-Impedanzanforderungen erforderliche Signalbandbreite kann durch folgende Gleichung geschätzt werden: In diesem Design beträgt seine Bandbreite 1,75GHz.


Um eine solche große Bandbreite zu erreichen, ist es in der Regel notwendig, viele Hochfrequenz-Keramikkondensatoren im MHz-Signalbereich zu platzieren und größere Elektrolytkondensatoren im kHz-Signalbereich zu platzieren. Zusammen mit anderen Komponenten nehmen diese Kondensatormatrizen wertvollen Platz auf der Platine ein. Physische Prototypen sind unverzichtbar für Trial-and-Error-Designmethoden, und die virtuelle Prototyping-Technologie ermöglicht es Designern, dieses Problem ohne physische Prototypen zu lösen. Beim Entwerfen eines PDS für eine Leiterplatte, wie die xDSM-Platine in diesem Beispiel, wird SIwave verwendet, um einen Port am IC-Chip zu platzieren und die Eingangsimpedanz der Platine innerhalb der entsprechenden Bandbreite zu berechnen. Die rote Kurve in Abbildung 5 zeigt die Impedanz ohne Kondensatoren auf der Platine. Sowohl die Impedanzachse als auch die Frequenzachse nehmen logarithmische Koordinaten an. Die Simulation zeigt den Effekt der Kapazität der Platine selbst an und ignoriert die schwache induzierte Stromschleife durch die Stromversorgung. Wie Sie aus dem Diagramm sehen können, steigt die Impedanz mit abnehmender Frequenz, aber da die Schleife durch das Netzteil auch eine niedrige Impedanz hat, ist diese Beziehung nicht streng. Die rote Kurve zeigt die Impedanz an, wenn sich kein Kondensator auf der Leiterplatte befindet; die dunkelblaue Kurve ist die Impedanzkennlinie nach der Neugestaltung; Die hellblaue Kurve ist die Impedanzkurve nach dem Hinzufügen einer 10nF Kondensatormatrix; Die farbige Kurve zeigt, dass die 1nF Kondensatormatrix wieder hinzugefügt wird. das Ergebnis von. Nach Z=1/((j·C)) zeigt die gerade Linie in der roten Kurve, dass die Kapazität der Platine selbst 74nF beträgt. Um die Impedanz unter der Zielimpedanz von 82,5mΩ bei 1MHz zu halten, sollte der Kondensatorwert mindestens 2µF—fast 30-mal die Kapazität der Platine selbst betragen. Dazu müssen zuerst 22 0,1μF Kondensatormatrizen hinzugefügt werden. Die dunkelblaue Kurve in der Abbildung ist die neu gestaltete Impedanzkennlinie. In den meisten Frequenzbereichen erfüllt das Design die Anforderungen an Impedanzmerkmale. Aber am oberen Ende der Bandbreite erfüllen die ESL des Kondensators (äquivalente Serieninduktivität), ESR (äquivalenter Serienwiderstand) und die zusätzliche Induktivität, die durch den Kondensatorabstand verursacht wird, die Impedanzkurve nicht die Impedanzkristik-Anforderungen. Da kleinere Kondensatoren kleinere ESL- und ESR-Werte haben, hilft das Hinzufügen von Bypass, ihre Hochfrequenz-Eigenschaften zu verbessern. Die hellblaue Kurve in Abbildung 5 ist die Impedanzkurve nach Hinzufügen einer weiteren 10nF Kondensatormatrix. Die grüne Kurve zeigt das Ergebnis nach erneutem Hinzufügen der 1nF Kondensatormatrix an. Die Zugabe jeder Kapazitätsmatrix verbessert die Impedanzmerkmale, aber das Ergebnis ist immer noch gerade genug, um die Impedanzmerkmale zu erfüllen. In dieser Phase des Entwurfs kann der Designer elektromagnetische Simulation zusammen mit Schaltungssimulation hinzufügen, um den Entwurf abzuschließen. Dieser Ansatz ermöglicht es Designern, niedrige Seitenimpedanzen zu modellieren, einschließlich der Belastungseffekte der Stromversorgung. Es kann das Rauschen auf den Leistungsstiften auch direkt stimulieren, um das Rauschen der Leistungsebene direkt zu überprüfen, wodurch unnötiger Konstruktionsaufwand vermieden wird, der durch eine übermäßige Analyse der Leistungsebene-Impedanz verursacht wird.


Die Ein- und Ausgänge sollten zuerst an den ausgewählten Stellen hinzugefügt werden. Der Port wurde an einem IC-Chip oben hinzugefügt, und dann sollte ein Port am Leistungseingangsende hinzugefügt werden, und zwei Ports sollten an der Montageposition der anderen beiden Chips hinzugefügt werden. Dann können Sie in SIwave einen Breitband-Sweep durchführen, um eine 4x4 S-Parameter Streumatrix über die gesamte Bandbreite zu erhalten. Full-Wave Spice kann dann verwendet werden, um Spice-kompatible Schaltungsdateien für weitere Analysen in der Schaltungssimulationsumgebung zu generieren. In der generierten Schaltungsdatei befindet sich die Leiterplatte in der Mitte der Schaltung. Die Schaltungsdatei enthält auch ein Modell der FPGA-Stromquelle mit einem Stromfühler und einem Differenzspannungssensor. Die von Full-wave Spice erstellte Spice-Schaltung enthält auch die drei oben genannten Kondensatormatrizen. Das Hinzufügen einer vierten Kondensatormatrix am IC reduziert die hohe Seitenimpedanz weiter. Die Schaltung enthält auch eine DC-Stromversorgung mit einer kleinen Menge an Entkopplungskondensatoren von 1nF bis 100µF. Ebenfalls enthalten sind Modelle von zwei weiteren IC-Chips, umgeben von einem kleinen Array von 100nF Kondensatoren.


The blue and green curves represent die power integrity curves of the IC chip without adding and adding a set of capacitor matrices, jeweils, Die rote Kurve stellt die plötzliche Änderung des Eingangsstroms des Chips dar. Die Ergebnisse der Rauschsimulation für die Versorgungsspannung des FPGA werden angezeigt. Die rote Kurve stellt eine plötzliche Änderung des Eingangsstroms des Chips dar, der Strom ändert sich von 0A auf 2A in 0.2 Nanosekunden. Die blaue Kurve stellt die Spannungskurve des IC-Chips dar, ohne einen Satz von Kondensatormatrices hinzuzufügen. Im Vergleich zu 3.3V, die Spannungsschwankung ist bereits sehr gering, aber es überschreitet immer noch die 5% Spezifikation. Die grüne Kurve stellt die Spannungsschwankungskurve nach Addition der vierten Gruppe der Kondensatormatrix dar, und das endgültige Design erfüllt die Spezifikation, die erfordert, dass das Stromversorgungsgeräusch kleiner als 165mV ist. Die anderen Chips auf dem Board können auf die gleiche Weise analysiert werden, um sicherzustellen, dass sie nicht durch Leistungsabfälle und Bodenprall beeinflusst werden. In diesem Beispiel, Die anderen beiden Chips ziehen 100mA bzw. 50mA, und ihr Beitrag zum Lärm ist relativ gering. LeiterplatteDas Design von Hochgeschwindigkeitsstrecken ist sehr anspruchsvoll. Um den korrekten Betrieb der Schaltung zu gewährleisten, Das PDS der Schaltung muss sorgfältig entworfen werden, einschließlich Hinzufügen von Hunderten von Entkopplungskondensatoren auf der Leiterplatte und Auswahl des geeigneten Kondensatorwertes und -platzes entsprechend den Bedürfnissen. Verwendung der Simulationsmethode des virtuellen Prototyps anstelle der Trial and Error Design Methode zur Optimierung der Leistungsintegrität Design derLeiterplatte kann den Entwurfszyklus effektiv verkürzen und die Entwurfskosten sparen.